lvds输入端共模电压允许范围

多年来，业界已开发出多种成熟的技术用于在背板总线上传输信号。

随着电信和数据通信业务量的不断增长，数据传输速度的不断提高，一些传统的单端和发射极耦合逻辑技术的局限性越来越明显。

多点低电压差分信号(M-LVDS)是一种类似LVDS的接口标准，它可以为今天的总线应用带来高速、低功率和低EMI传输解决方案等优势，非常适合数据、控制、同步和时钟信号使用。

在目前的背板上，承载净负荷数据的高速信号一般走的是点到点(一个驱动器和一个接收器)接口，这些接口连接着各种内核芯片，如ASIC、FPGA、DSP等。

正确端接的点到点接口可以为高速信号提供最佳性能，它们使用的信号电平可以是PECL、CML、VML和LVDS，速度可高达4Gbps以上，见图1。

LVDS的端接方法很简单，只需在接收器端放置一个端接电阻。

LVDS也能处理多分支信号传输，即一个驱动器和多个接收器共享相同的差分传输线。

M-LVDS是LVDS的扩展，允许多个驱动器共享相同的半双工总线。

LVDS(TIA/EIA-644A)是一个针对点到点和多分支应用的著名接口标准，可被看作是RS-422在速度上的升级。

M-LVDS(TIA/EIA-899)则将LVDS的优势(高速、低功耗、低EMI、简单端接和工业标准)进一步扩展到了总线应用。

它可被看作是RS-485在速度上的升级，用于通过背板(FR-4材料)走线或电缆进行传输的普通电信应用。

M-LVDS可以提供极佳的信号完整性、热交换及内置故障防护支持。

LVDS的驱动器输出电流为3.5mA，M-LVDS的驱动器输出电流是它的3倍，达11.3mA，并将输入电压门限从100mV减小到50mV，因此可以提供更好的信号完整性。

对趋于标准化的多点应用而言，在总线两端放置100Ω的端接电阻可以形成有效的50Ω阻抗，信号电压摆幅可达565mV，相比之下典型的LVDS摆幅只有350mV。

而对点到点的电缆应用来说，目前的IC输出级电路仍可以在单个100Ω终端上提供足够的电流，并产生900mV 到1,000mV的电压摆幅，这个摆幅超过了800mV的LVPECL电平。

LVDS技术原理和设计简介１ LVDS介绍LVDS（Low Voltage Differential Signaling)是一种低摆幅的差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。

几十年来，5V供电的使用简化了不同技术和厂商逻辑电路之间的接口。

然而，随着集成电路的发展和对更高数据速率的要求，低压供电成为急需。

降低供电电压不仅减少了高密度集成电路的功率消耗，而且减少了芯片内部的散热，有助于提高集成度。

减少供电电压和逻辑电压摆幅的一个极好例子是低压差分信号（LVDS）。

LVDS 物理接口使用1.2V偏臵提供400mV摆幅的信号（使用差分信号的原因是噪声以共模的方式在一对差分线上耦合出现，并在接收器中相减从而可消除噪声）。

LVDS驱动和接收器不依赖于特定的供电电压，因此它很容易迁移到低压供电的系统中去，而性能不变。

作为比较，ECL和PECL技术依赖于供电电压，ECL要求负的供电电压，PECL 参考正的供电电压总线上电压值（Vcc)而定。

而ＧLVDS是一种发展中的标准尚未确定的新技术，使用500mV的供电电压可提供250mV 的信号摆幅。

不同低压逻辑信号的差分电压摆幅示于图１。

LVDS在两个标准中定义。

IEEE P1596.3(1996年３月通过)，主要面向SCI(Scalable Coherent Interface)，定义了LVDS的电特性，还定义了SCI协议中包交换时的编码；ANSI/EIA/EIA-644(1995年11月通过)，主要定义了LVDS的电特性，并建议了655Mbps的最大速率和1.823Gbps的无失真媒质上的理论极限速率。

在两个标准中都指定了与物理媒质无关的特性，这意味着只要媒质在指定的噪声边缘和歪斜容忍范围内发送信号到接收器，接口都能正常工作。

LVDS具有许多优点：①终端适配容易；②功耗低；③具有fail-safe特性确保可靠性；④低成本；⑤高速传送。

LVDS（低电压差分信号）原理简介1 、LVDS信号介绍LVDS：Low Voltage Differential Signaling，低电压差分信号。

LVDS传输支持速率一般在155Mbps（大约为77MHZ）以上。

LVDS是一种低摆幅的差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。

IEEE在两个标准中对LVDS信号进行了定义。

ANSI/TIA/EIA-644中，推荐最大速率为655Mbps，理论极限速率为1.923Mbps。

1.1 LVDS信号传输组成图1 LVDS信号传输组成图LVDS信号传输一般由三部分组成：差分信号发送器，差分信号互联器，差分信号接收器。

差分信号发送器：将非平衡传输的TTL信号转换成平衡传输的LVDS信号。

通常由一个IC来完成，如：DS90C031差分信号接收器：将平衡传输的LVDS信号转换成非平衡传输的TTL信号。

通常由一个IC来完成，如：DS90C032差分信号互联器：包括联接线（电缆或者PCB走线），终端匹配电阻。

按照IEEE 规定，电阻为100欧。

我们通常选择为100，120欧。

1.2 LVDS信号电平特性LVDS物理接口使用1.2V偏置电压作为基准，提供大约400mV 摆幅。

LVDS驱动器由一个驱动差分线对的电流源组成（通常电流为3.5mA），LVDS接收器具有很高的输入阻抗，因此驱动器输出的电流大部分都流过100Ω的匹配电阻，并在接收器的输入端产生大约350mV 的电压。

电流源为恒流特性，终端电阻在100――120欧姆之间，则电压摆动幅度为：3.5mA * 100 = 350mV ；3.5mA * 120 = 420mV 。

下图为LVDS与PECL（光收发器使用的电平）电平变化。

图2 LVDS与PECL电平图示由逻辑“0”电平变化到逻辑“1”电平是需要时间的。

由于LVDS信号物理电平变化在0。

CML、PECL 及LVDS 间的互相连接王险峰译简介：随着高速数据传输业务需求的增加，如何高质量的解决高速IC 芯片间的互连变得越来越重要。

低功耗及优异的噪声性能是要解决的主要问题。

芯片间互连通常有三种接口：PECL （Positive Emitter-Coupled Logic）、LVDS（Low-Voltage Differential Signals）、CML （Current Mode Logic）。

在设计高速数字系统时，人们常会遇到不同接口标准IC 芯片间的连接，为解决这一问题，我们首先需要了解每一种接口标准的输入输出电路结构，由此可以知道如何进行直流偏置，接什么样的负载。

该文章正是针对该问题展开讨论，作为例子，文中列举了一些MAXIM 公司的产品。

1. PECL接口PEL 是有ECL标准发展而来，在PECL电路中省去了负电源，较ECL 电路更方便使用。

PECL 信号的摆幅相对ECL 要小，这使得该逻辑更适合于高速数据的串性或并行连接。

PECL 标准最初有MOTOROLA 公司提出，经过很长一段时间才在电子工业界推广开。

1.1. PECL接口输出结构PECL 电路的输出结构如图1 所示，包含一个差分对和一对射随器。

输出射随器工作在正电源范围内，其电流始终存在，这样有利于提高开关速度。

标准的输出负载是接50Ω至VCC-2V 的电平上，如图1 中所示，在这种负载条件下，OUT+与OUT-的静态电平典型值为VCC-1.3V，OUT+与OUT-输出电流为14mA。

PECL 结构的输出阻抗很低，典型值为4~ 5 Ω，这表明它有很强的驱动能力，但当负载与PECL 的输出端之间有一段传输线时，低的阻抗造成的失配将导致信号时域波形的振铃现象。

1.2. PECL接口输入结构PECL 输入结构如图2 所示，它是一个具有高输入阻抗的差分对。

该差分对共模输入电压需偏置到VCC-1.3V，这样允许的输入信号电平动态最大。

LVDS、PECL和CML介绍一182011[本应用笔记中的一些器件最初发布于2000年7月3日1120期的Electronic Engineering Times]1 引言随着高速数据传输业务需求的增加，如何高质量地解决高速IC芯片间的互连变得越来越重要。

低功耗及优异的噪声性能是有待解决的主要问题。

芯片间互连通常有三种接口：PECL (正射极耦合逻辑)、LVDS (低压差分信号)、CML (电流模式逻辑)。

在设计高速数字系统时，人们常会遇到不同接口标准芯片间的互连，为解决这一问题，我们首先需要了解每一种接口标准的输入和输出电路结构，由此可以知道如何进行偏置和终端匹配。

本文介绍了高速通信系统中PECL、CML和LVDS之间相互连接的几种方法，并给出了Maxim产品的应用范例。

2 PECL接口PECL由ECL标准发展而来，但在PECL电路中使用的是正电源。

PECL信号的摆幅相对ECL要小，这使得该逻辑更适合于高速数据的串行或并行连接。

PECL标准最初由Motorola 公司提出，经过很长一段时间才在电子工业领域推广开。

2.1 PECL输出结构PECL电路的输出结构如图1所示，包含一个差分对管和一对射随器。

输出射随器工作在正电源范围内，其直流电流始终存在，这样有利于提高开关速度，保持较快的关断时间。

PECL 输出的适当端接是连接50Ω电阻至(VCC-2V)电平。

在这种端接条件下，OUT+与OUT-的典型值为(VCC-1.3V)，输出直流电流约为14mA。

PECL结构的输出阻抗很低，典型值约为(4-5)Ω，这表明它有很强的驱动能力。

但当负载与PECL的输出端之间有一段传输线时，低阻抗造成的背向端接失配将导致信号的高频失真。

图1. PECL输出结构2.2 PECL输入结构PECL输入结构如图2所示，它是一个具有高输入阻抗的差分对。

该差分对共模输入电压需偏置到(VCC-1.3V)，这样允许的输入信号电平动态范围最大。

LVDS即Low Voltage Differential Signaling的缩写，是当今流行最广泛的低压差分信号之一，它具有功耗低、抗扰性好，最新的LVDS标准能够实现3Gbps 以上的数据速率。

LVDS信号的摆幅只有350mV。

3.3V LVDS线驱动器的输入电平对于逻辑0为0.0VDC到0.8VDC、对于逻辑1为2.0VDC到3.0VDC。

0.8VDC和2.0VDC 之间的输入电平公平定义，这意味着驱动的开关转换阈值电平也未定义。

表一：LVDS参数图一：LVDS驱动器和接收器驱动器中含有一个3.5mA的电流源，接收端的输入阻抗很高，所以，整个电路电流全部流过100Ω垮接电阻，于是在垮接电阻上产生了350mV的电压。

改变电流的方向即可在垮接电阻上产生相反方向的电压，以这种方式来产生逻辑1和0。

LVDS的优点：1.由于LVDS的电流源始终导通，此特性可以消除开关噪声带来的尖峰和大电流晶体管不断开合造成的EMI干扰。

2.差分线的间距很短，受到的干扰一样，所以在接收端进行差模运算后，干扰正好抵消。

3.LVDS差分线中传输的电流相同，方向相反，产生的EMI很低。

LVPECL：LVPECL即Low Voltage Positive Emitter-Couple Logic，也就是低压正发射极耦合逻辑，使用3.3V或2.5V电源，LVPECL是由PECL演变而来的，PECL 即 Positive Emitter-Couple Logic，也就是正发射极耦合逻辑的意思，使用5.0V电源，而PECL是由ECL演变而来的，ECL即Emitter-Couple Logic，也就是发射极耦合逻辑，ECL有两个供电电压VCC 和VEE。

当VEE接地时，VCC接正电压时，这时的逻辑称为PECL；当当VCC 接地时，VEE接负电压时，这时的逻辑成为NECL，VEE一般接-5.2V电源；一般狭义的ECL就是指NECL。

LVD LVD 低電對多線，廣泛盟）199公佈範，現，纜。

高傳LVD 成，很高mV 在有的M 理很輸入1）S 接口定義DS 接口又稱電壓差分信多點的連接，也可以是平泛的應用。

）的ANSI/T 95年11月佈了IEEE ，對於生產工，其供電電。

標準推薦傳輸速率可DS 接口的原一個簡單，如圖1所高，驅動器電V 。

通過驅有些最新生MAX9121/9在LVDS 很簡單，因為入端產生的來傳送信號表1是LV 表2是接義及標準稱RS-644信號，這種技接，具有低功平衡電纜。

目前，流行TIA/EIA －6，以美國國1596.3標準工藝、傳輸電壓可以從+薦的最高數據可達1.923G 原理及電特單的LVDS 傳所示。

驅動器電流大部分驅動器的開關生產的LVDS 9122等。

系統中，採為一對差分效果是相互號，從而可VDS 驅動器接收器的主要4總線接口技術的核心是功耗、低誤。

LVDS 在對行的LVDS 技644標準，國家半導體準。

這兩個輸介質和供電+5V 到+3.3據傳輸速率Gbps 。

特性傳輸系統由器的電流源分直接流過關，改變直S 接收器中採用差分方分線對上的電互抵消的，可以大大提高器的主要電要電特性參，是20世紀是採用極低誤碼率、低串對信號完整技術規範有另一個是體公司為主推個標準注重於電電壓等則3V ，甚至更率是655Mbp 一個驅動器源（通常為3100Ω的終直接流過電阻中，100Ω左方式傳送數據電流方向是因而對信號高數據傳輸電特性參數參數。

紀90年代低的電壓擺幅串擾和低輻整性、低抖動有兩個標準IEEE 159推出了ANS 於對LVDS 則沒有明確更低；其傳輸ps ，而理論器和一個接3.5mA ）來終端電阻，從阻的電流的左右的電阻直據，有著比是相反的，當號的影響很輸速率和降低才出現的一幅高速差動輻射等特點動及共模特：一個是T 96.3標準。

SI/TIA/EIA S 接口的電。

LVDS 可輸介質可以論上，在一收器通過一來驅動差分線從而在接收的有無，從而直接集成在比單端傳輸方當共模方式很小。

运算放大器输入和输出共模与差分电压范围输入与输出电压范围关于实际运算放大器的容许输入和输出电压范围，有一些实际的基本问题需要考虑。

显然，这不仅会根据具体器件而变化，还会根据电源电压而变化。

我们可以通过器件选型来优化该性能点，首先要考虑较为基础的问题。

任何实际运算放大器输入和输出端的工作电压范围都是有限的。

现代系统设计中，电源电压在不断下降，对运算放大器之类的模拟电路而言，3 V至5 V 的总电源电压现在已十分常见。

这一数值和过去的电源系统电压相差甚远，当时通常为±15 V(共30 V)。

由于电压降低，必须了解输入和输出电压范围的限制——尤其是在运算放大器选择过程中。

输出共模电压范围下图1大致显示了运算放大器输入和输出动态范围的限制，与两个供电轨有关。

任何运算放大器都由两个电源电位供电，用正供电轨+VS和负供电轨–VS 表示。

运算放大器的输入和输出共模范围根据与两个供电轨电压限值的接近程度来定义。

图1：运算放大器输入和输出共模范围在输出端，VOUT有两个供电轨相关限制，即高电平(接近+VS)和低电平(接近–VS)。

高电平时，范围可达饱和上限VS–VSAT(HI)(最大正值)。

例如，如果+VS 为5 V，VSAT(HI)为100 mV，则VOUT上限(最大正值)为4.9 V。

同样，低电平时，范围可达饱和下限–VS + VSAT(LO)。

因此，如果–VS 为接地(0 V)，VSAT(LO)为50 mV，则VOUT下限为50 mV。

显然，给定运算放大器的内部设计会影响该输出共模动态范围，必要时，器件本身的设计应当最大程度地减小VSAT(HI)和VSAT(LO)，以便实现最大输出动态范围。

某些类型的运算放大器就采用了这样的设计，这些放大器通常采用单电源系统专用的设计。

输入共模电压范围在输入端，适用于VIN的共模范围也有两个供电轨相关限制，即高电平(接近+VS)和低电平(接近–VS)。

高电平时，范围可达共模上限+VS –VCM(HI)(最大正值)。

lvds接口标准定义2009-12-19 01:17lvds接口标准:LVDS接口是LCD Panel通用的接口标准，以8-bit Panel为例，包括5组传输线，其中4组是数据线，代表Tx0+/Tx0-... Tx3+/Tx3-。

还有一组是时钟信号，代表TxC+/TxC-。

相应的在Panel一端有5组接收线。

如果是6-bit Panel则只有3组数据线和一组时钟线。

LVDS接口又称RS-644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。

LVDS即低电压差分信号，这种技术的核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，具有低功耗、低误码率、低串扰和低辐射等特点，其传输介质可以是铜质的PCB连线，也可以是平衡电缆。

LVDS在对信号完整性、低抖动及共模特性要求较高的系统中得到了越来越广泛的应用。

目前，流行的LVDS技术规范有两个标准：一个是TIA/EIA（电讯工业联盟/电子工业联盟）的ANSI/TIA/EIA－644标准，另一个是IEEE 1596.3标准。

1995年11月，以美国国家半导体公司为主推出了ANSI/TIA/EIA－644标准。

1996年3月，IEEE公布了IEEE 1596.3标准。

这两个标准注重于对LVDS接口的电特性、互连与线路端接等方面的规范，对于生产工艺、传输介质和供电电压等则没有明确。

LVDS可采用CMOS、GaAs或其他技术实现，其供电电压可以从+5V 到+3.3V，甚至更低；其传输介质可以是PCB连线，也可以是特制的电缆。

标准推荐的最高数据传输速率是655Mbps，而理论上，在一个无衰耗的传输线上，LVDS 的最高传输速率可达1.923Gbps。

---- OpenLDI标准在笔记本电脑中得到了广泛的应用，绝大多数笔记本电脑的LCD显示屏与主机板之间的连接接口都采用了OpenLDI标准。

OpenLDI接口标准的基础是低压差分信号（Low Voltage Differential Signaling，LVDS）接口，它具有高效率、低功耗、高速、低成本、低杂波干扰、可支持较高分辨率等特点。

LVDS、PECL和CML介绍2009-05-14 14:04:59| 分类：默认分类| 标签：|字号大中小订阅标签：无标签【转】LVDS、PECL和CML介绍LVDS、PECL和CML介绍2007-10-29 10:28摘要：随着高速数据传输业务需求的增加，如何高质量的解决高速IC芯片间的互连变得越来越重要。

低功耗及优异的噪声性能是有待解决的主要问题。

芯片间互连通常有三种接口：PECL (PositiveEmitter-Coupled Logic)、LVDS (Low-Voltage Differential Signals)、CML (Current Mode Logic)。

在设计高速数字系统时，人们常会遇到不同接口标准芯片间的互连，为解决这一问题，我们首先需要了解每一种接口标准的输入输出电路结构，由此可以知道如何进行直流偏置和终端匹配。

本文介绍了高速通信系统中PECL、CML和LVDS之间相互连接的几种方法，并给出了Maxim产品的应用范例。

1 摘要随着高速数据传输业务需求的增加，如何高质量的解决高速IC芯片间的互连变得越来越重要。

低功耗及优异的噪声性能是有待解决的主要问题。

芯片间互连通常有三种接口：PECL (PositiveEmitter-Coupled Logic)、LVDS (Low-Voltage Differential Signals)、CML (Current Mode Logic)。

在设计高速数字系统时，人们常会遇到不同接口标准芯片间的互连，为解决这一问题，我们首先需要了解每一种接口标准的输入输出电路结构，由此可以知道如何进行直流偏置和终端匹配。

本文介绍了高速通信系统中PECL、CML和LVDS之间相互连接的几种方法，并给出了Maxim产品的应用范例。

2 PECL接口PECL由ECL标准发展而来，在PECL电路中省去了负电源，较ECL电路更便于使用。

PECL信号的摆幅相对ECL要小，这使得该逻辑更适合于高速数据的串行或并行连接。

电平信号及接口电路———————————————————————————————————摘要：介绍了目前数字信号设计中，IC 芯片常用电平的原理、应用及各种电平信号相互转换的实现方法，PCB 布线技巧等。

关键词：TTL 、CMOS 、ECL 、PECL 、LVPECL 、LVDS 、CML概述随着数据传输业务需求的增加，如何高质量的解决高速IC 芯片间的互连变得越来越重要。

从目前发展来看，芯片主要有以下几种接口电平：TTL （LVTTL ）、CMOS 、ECL 、PECL 、LVPECL 、LVDS 等，其中PECL 、LVPECL 、LVDS 主要应用在高速芯片的接口，不同电平间是不能直接互连的，需要相应的电平转换电路和转换芯片，了解各种电平的结构及性能参数对分析电路是十分必要有益的，本文正是从各种电平信号的性能参数开始，结合参考资料对电平信号的互连进行介绍。

图1 常用电平信号图1展示了各种电平信号的差异:方波的振幅表示逻辑高低电平值，括号中的电压值表示电源电压值。

下面先介绍一下电路的相关基本概念： （1）输出高电平（VOH ）：逻辑电平为1的输出电压，相应的输出电流用I OH 表示。

（2）输出低电平（VOL ）：逻辑电平为0的输出电压，相应的输出电流用I OL 表示。

（3）输入高电平（VIH ）：逻辑电平为1的输入电压，相应的输入电流用I IH 表示。

（4）输入低电平（VIL ）： 逻辑电平为0的输入电压，相应的输入电流用I IL 表示。

（5）关门电平（V OFF ）：保证输出为标准高电平V SH （出厂时厂家给出）的条件下所允许的最大输入低电平值。

（6）开门电平（V ON ）：保证输出为标准低电平V SL （出厂时厂家给出）的条件下所允许的最小输入高电平值。

（7）低电平噪声容限（V NL ）：是保证输出高电平的前提下，允许叠加在输入低电平上的最大噪声电压，其数值为关门电平V OFF 与输入最小低电平的差值。

LVDS与LVPECL信号之间的连接上一篇 / 下一篇2010-08-18 22:36:14 / 个人分类：硬件家园查看( 1920 ) / 评论( 0 )LVDS到LVPECL得连接也分为直流耦合和交流耦合两种方式。

直流耦合方式：LVDS到LVPECL得直流耦合结构中需要加一个电阻网络，该电阻网络完成直流电平得转换。

LVDS输出电平为1.2V，LVPECL得输入电平为VCC-1.3V。

LVDS 的输出是以地为基准，而LVPECL的输入是以电源为基准，这就要求考虑电阻网络时应注意输出电位不应对供电电源敏感；另一个问题是需要在功耗和速度方面折衷考虑，如果电阻阻值取的比较小，可以允许电路在更高的速度下工作，但功耗较大，LVDS的输出性能容易受电源的波动影响；还有一个问题就是要考虑电阻网络与传输线的匹配。

电阻转换网络如下所示：LVDS到LVPECL的转换需要满足如下方程式。

电压VCC在3.3V时，解上面方程得：R1=374ohm，R2=249ohm，R3=402ohm，VA=1.2V，VB＝2.0V，RIN=49ohm，Gain=0.62。

LVDS得最小差分输出信号摆幅为500mV，在上面结构中加到LVPECL输入端得信号摆幅变为310mV，该幅度低于LVPECL的输入标准。

但大多数LVPECL电路输入端有较高的增益。

耦合方式如下所示。

交流耦合方式：LVPECL芯片内有直流偏置情况：LVPECL芯片内没有直流偏置情况：LVPECL信号与LVDS信号之间的连接上一篇 / 下一篇2010-08-18 22:02:18 / 个人分类：硬件家园查看( 1357 ) / 评论( 0 )LVPECL到LVDS的连接方式有直流耦合和交流耦合两种方式。

直流耦合方式：LVPECL到LVDS的直流耦合结构需要一个电阻网络，设计网络时需要考虑以下几点：首先，我们知道当负载是50ohm接到VCC-2V时，LVPECL的输出性能是最优的，因此我们考虑该电阻网络应该与最优负载等效；然后我们还要考虑该电阻网络引入的衰减不应太大，LVPECL输出信号经衰减后仍能落在LVDS的有效输入范围内。

1. 什么是LVDS输入端共模电压？LVDS (Low Voltage Differential Signaling) 是一种常用于高速串行数据传输的电信号标准。

它通过使用差分信号传输来提供高速、低功耗和抗干扰的特性。

LVDS输入端共模电压是指在LVDS信号传输中，信号的共模电平或平均电平。

2. LVDS输入端共模电压的作用是什么？LVDS输入端共模电压的稳定范围对于确保数据传输的可靠性和减小噪声干扰至关重要。

共模电压的稳定范围决定了系统能够正确解读差分信号的能力。

3. LVDS输入端共模电压允许范围的重要性共模电压允许范围的设置对于系统的正常运行至关重要。

如果共模电压超出了允许范围，可能会导致数据传输的错误或传输速率降低。

因此，了解并遵守LVDS输入端共模电压的允许范围是确保系统性能稳定的关键。

4. LVDS输入端共模电压允许范围的具体数值根据LVDS标准，LVDS输入端共模电压允许范围通常在1.2V到2.4V之间。

这个范围的设计是为了适应不同的应用场景和电路需求。

在实际应用中，使用者应该根据具体情况参考相关数据手册或规范，来确定LVDS输入端共模电压的允许范围。

5. 影响LVDS输入端共模电压的因素有几个因素可能会对LVDS输入端共模电压的稳定范围产生影响。

其中包括信号源的共模电平、传输线路的噪声干扰、接收端电路的设计等。

在系统设计中，需要综合考虑这些因素，并采取相应的措施来保持共模电压在允许范围内。

6. 如何确保LVDS输入端共模电压在允许范围内？为了确保LVDS输入端共模电压在允许范围内，可以采取以下措施：•使用设计合理的信号源，确保信号源的共模电平在允许范围内。

•优化传输线路的布局和阻抗匹配，减少噪声干扰对共模电压的影响。

•遵循合适的接收端电路设计原则，例如使用合适的差分输入电路和电源滤波等。

通过以上措施的综合应用，可以确保LVDS输入端共模电压在允许范围内，从而保证系统的稳定性和可靠性。

功能框图10537-001REFERENCEAD964514VINA+AVDDDRVDD1414VINB+VINB–D0A+14D0B+VINA–VCM D1A+D1B+AGNDD0A–D1A–D0B–D1B–DCO+DCO–FCO+FCO–14-BIT PIPELINEADC14-BIT PIPELINEADCP L L , S E R I A L I Z E R A N D D D R L V D S D R I V E R SSERIAL PORT INTERFACE 1 TO 8CLOCK DIVIDERSCLK/DFS SDIO/PDWNCSB CLK+CLK–图1.双通道、14位、80 MSPS/125 MSPS串行LVDS 1.8 V 模数转换器AD9645特性1.8 V 电源供电低功耗：每通道122 mW(125 MSPS)，功率选项可调整 SNR = 74 dBFS(至Nyquist 频率) SFDR = 91 dBc (70 MHz)DNL = ±0.65 LSB(典型值)；INL = ±1.5 LSB(典型值)串行LVDS(ANSI-644，默认)、低功耗，缩小范围选项(类似于 IEEE 1596.3)650 MHz 全功率模拟带宽 2 V p-p 输入电压范围 串行端口控制全芯片及单一通道省电模式 灵活的位定向内置生成及用户自定义数字测试码 时钟分频器可编程输出时钟与数据对准 可编程输出分辨率 待机模式应用通信分集无线电系统 多模式数字接收器GSM 、EDGE 、W-CDMA 、LTE 、CDMA2000、WiMAX 、 TD-SCDMA I/Q 解调系统 智能天线系统 宽带数据应用 电池供电仪表 手持式示波器便携式医疗成像和超声设备 雷达/LIDAR概述AD9645是一款双通道、14位、80 MSPS/125 MSPS 模数转换器(ADC)，内置片内采样保持电路，专门针对低成本、低功耗、小尺寸和易用性而设计。

PECL、LVDS和CML电平芯片间互连通常有三种接口：PECL（Positive Emitter-Coupled Logic）、LVDS（Low-Voltage Differential Signals）、CML（Current Mode Logic）。

各接口电平规范ECL、PECL、LVPECL使用注意：不同电平不能直接驱动。

中间可用交流耦合、电阻网络或专用芯片进行转换。

以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。

(如多用于时钟的LVPECL：直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。

但两种方式工作后直流电平都在1.95V左右。

)1.1. PECL接口输出结构PECL 电路的输出结构如图所示，包含一个差分对和一对射随器。

输出射随器工作在正电源范围内，其电流始终存在，这样有利于提高开关速度。

标准的输出负载是接50Ω至VCC-2V的电平上，如图中所示，在这种负载条件下，OUT+与OUT-的静态电平典型值为VCC-1.3V，OUT+与OUT-输出电流为14mA。

PECL 结构的输出阻抗很低，典型值为4~ 5 Ω，这表明它有很强的驱动能力，但当负载与PECL 的输出端之间有一段传输线时，低的阻抗造成的失配将导致信号时域波形的振铃现象。

PECL输出结构1.2. PECL接口输入结构PECL 输入结构如图2所示，它是一个具有高输入阻抗的差分对。

该差分对共模输入电压需偏置到VCC-1.3V，这样允许的输入信号电平动态最大。

MAXIM 公司的PECL 接口有两种形式的输入结构，一种是在芯片上已加有偏置电路，如MAX3867、MAX3675，另一种则需要外加直流偏置。

PECL输入电路结构2.1. CML接口输出结构CML 接口的输出电路形式是一个差分对，该差分对的集电极电阻为50Ω，如图中所示，输出信号的高低电平切换是靠共发射极差分对的开关控制的，差分对的发射极到地的恒流源典型值为16mA，假定CML 输出负载为一50Ω上拉电阻，则单端CML 输出信号的摆幅为Vcc~Vcc-0.4V。