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Candence使用手册_仿真分册前言PCB仿真Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的EDA工具。
进行仿真工作需要有很多方面的知识，须对高速设计的理论有较全面的认识，并对具体的单板原理有一定的了解，还需具备仿真库的相关知识等。
在这个分册中仅对仿真软件的使用进行较详细的阐述，还介绍高速设计的一些相关理论，仿真过程是基于Allegro SPB 15.7的PCB SI模块进行的。
其他知识，如仿真库的知识、约束管理器等请参阅专门的使用手册。
在此非常感谢网络南研 EDA和本部 EDA对此手册的支持。
第一章高速设计与PCB仿真流程本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence 的Allegro SPB15.7的PCB仿真流程。
1.1高速信号与高速设计随着通信系统中逻辑及系统时钟频率的迅速提高和信号边沿不断变陡，PCB的走线和板层特性对系统电气性能的影响也越发显著。
对于低频设计,走线和板层的影响要求不高甚至可以完全忽略不计。
当频率超过 50MHz时，PCB走线则必须以传输线考虑，而在评定系统性能时也必须考虑 PCB 板材的电参数影响。
当系统时钟频率达到120MHz及更高时，就只能使用高速电路设计方法，否则基于传统方法设计的PCB将无法工作。
因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段，只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。
高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。
通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说１／３），就称为高速电路。
实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。
因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图1－1所示。
DesignEntryHDL器件编码操作
Two pins on one body shorted by one wire segment
被一根导线分割的两个引脚在一个主体被短路。
Net has multiple SIG_NAME properties attached.this can be because there is a short between two wires with different values of the SIG_NAMEproperty
SIG_NAME属性连接网络命被多重定义。
1、统一更改元件编码？
执行“File→Export Physical”命令。
弹出对话框
注意：第二个方框“Update PCB Editor Board”不要勾选
点击“OK”，弹出新的对话框
弹出此对话框的原因是我们在生成网络报表前没有保存文件，如果保存的话就不会出现此情况。
保存后再次点击“OK”
点击“是”，操作完成。
2、更改单个元件编码
执行工具栏
“Display Attributes”
出现“+”十字光标，点击没有编码的器件，弹出对话框。
在“$LOCATION”选项“Value”栏修改元件编码。
如我改为R100。
点击“OK”，修改完成。
注：此种修改方法具有唯一性，执行完此操作后再对元件进行统一编码，本元件编码也不随之改变。
如我再次执行给元件统一编码的操作。
Design Entry CIS使用指南Design Entry CIS（Capture和Capture CIS）是国际上电子工程师最受欢迎的原理图设计工具，它具有使用方便和美观特点。
完美的Design Entry CIS与Cadence公司功能强大的Allegro简直是天作之合。
Cadence软件主要包括原理图设计工具Design Entry CIS和Design Entry HDL（使用较少），焊盘设计工具Pad Designer和PCB设计工具PCB Editor。
1. 工程管理1.1 启动软件开始→所有程序→Cadence 16.2→Design Entry CIS，打开后即见到Capture的初始界面，操作菜单排列在顶部。
File（文件）View（视图）Tools（工具）Edit（编辑）Options（选项）Windows（窗口）Help（帮助）1.2 创建工程File→New→Project给工程命名在Name下方空白处输入工程名字。
点选Schematic定位工程存放路径点Browse，选择工程存放路径，点OK完成。
1.3 打开工程File→Open→Project，选择工程存放路径和工程名，点打开。
1.4 工程子项打开工程后，工程包含以下选项，Design Resources（设计资源），Output（输出）和Referenced Projects（参考工程）。
1.4.1 设计资源dsn（设计）SCHEMATICDesign CacheLibrary（原理图库）1.4.2 输出Drc（规则检查输出，只有规则检查后才会有）Bom（材料表单，只有生成材料表单后才有）NetList（网络表，只有生成网络表后才有）1.4.3 参考工程2. 原理图参数设置2.1图纸版面设置Options→Design template→Page Size2.1.1 页面单位Inches（英制）Millimeters（公制）2.1.2 页面尺寸Inches版面A/B/C/D/E/CustomMillimeters版面A4/A3/A2/A1/A0/Custom2.2 栅格设置Options→Design template→Grid Reference2.2.1 水平栅格设置水平方向栅格设置如果设置为millimeter的A4，则Width中输入2，否则打印出来的原理图四周的字母很大。
cadence安装、原理库建库和Concept_HDL使用手册Cadence SPB 使用手册本手册仅供交流，甘振华一、Cadence SPB 安装方法：先在安装盘路径设置cadence_license文件夹，将源文件的crack 文件夹中文件拷贝至cadence_license文件夹里。
设置环境变量：LM_LICENSE_FILE = ******\ , 指向此SPB 的LIC路径。
打开安装源文件disk1，运行，接受协议，直接安装products。
License Manager 信息为空，直接Next。
填写用户信息。
Control file为空，直接Next。
设置安装路径。
Products 全选。
设置工作文件夹路径。
IntelliCAD 可选件，可任选是否安装。
Footprint Viewer 设为默认。
安装文件夹设为默认，点击Next开始安装程序。
安装过程中………………………..，两个extension选择默认“否”确定：无警告。
确定：安装库提示信息。
选择不马上重启计算机，并确定需重启信息，以便继续安装Cadence库文件。
二、安装concept HDL原理库打开源文件夹的disk4，运行文件，安装concept HDL 库文件。
库Component的选择，PSpice可任选。
点击Next进行安装库文件。
安装过程中……………………………….安装结束，点击finish。
安装信息检查与修正检查环境变量LM_LICENSE_FILE = ******\是否被更改若选择安装了PSpice库，则需修正元件库。
打开安装路径下（D:\Cadence\\share\library）的，使用写字板打开编辑：将DEFINE spiceelem ./spiceelem修改为：DEFINE spice_elem ./spice_elem末行留一空行并存储。
重启计算机，安装结束。
三、Concept HDL原理库的建立1、我们先打开Project Management,之后出现Cadence Product Choices这个窗口,选择Allegro PCB Librarian 610(PCB Librarian Expert).点击OK,创建一个新的Library Project.Cadence 原理库的三级结构：按完成,他会提示New project creation successful. 这样一个新的Library Project就完成了.他会进入Allegro PCB Librarian界面.2、我们以74HC374为例介绍如何创建原理用到的元件.在Allegro PCB Librarian界面,我们可以由Part Developer或Library Explorer进入开始创建元件.现在我们从Library Explorer进入.进入Part Developer 界面。
Cadense15.5.1 Design Entry CIS 入门的入门教程(北京索为高科系统技术有限公司 雒海涛) 一、cadence15.5.1 安装 1、安装文件组成：四张光盘，我下载的这个版本四张光盘如下：第一张为【强大的电子设计系统 Cadence.SPB.15.5.1].zwtspb15.bin】其他三场看最名称 最后一个字母 b c d 就是顺序了。
2、安装 cadence 虚拟光驱打开第一张光盘， 里面有个 crack 破解拷贝出来， 不需要安装 license server， 直接安装 product 即可， 安装过程中需要输入的地方一概不需要输入， 一路 next 直到安 装完成。
将 拷 贝 出 来 的 license 文 件 放 到 一 个 合 适 的 位 置 （ 建 议 放 在 安 装 目 录 下 D:\Cadence\license\license.dat） 。
添加环境变量：LM_LICENSE_FILE=D:\Cadence\license\license.dat 3、修改文件 如果使用 cadence 的 project manager 模块，启动后 setup 的时候会出个错误，是路 一个路径错误问题，到 D:\Cadence\SPB_15.5.1\share\library 目录下找到 cds.lib 文件，用 记 事 本 打 开 ， 修 改 里 面 的 第 九 行 DEFINE spiceelem ./spiceelem 改 为 DEFINE spice_elem ./spice_elem（spice_elem 这个文件夹可以在这个目录下找到） ，这样就好了。
二、启动 Design Entry CIS Cadence 安装完成后菜单如下： （发现什么没？这个软件肯定很大，恶笑中……..）选择 Design Entry CIS，接下来我们的原理图绘制就要在 Design Entry CIS 完成了。
教程是公司自身开发的原理图输入工具，在业界拥有广泛的用户。
在环境当中，你可以搜索与摆放、进行的连接、定义网络名、通过完成拼接式原理图的绘制，用完成层次式原理图的绘制…等等。
在此教程中，我们将比较详细的介绍的使用。
在中有两种操作模式：和。
在模式中，如果需要对某个对象执行某种操作，需要先选择操作命令，再选择被执行的对象。
而在模式中，顺序刚好相反。
（后续章节，我们将会具体介绍）在整个设计流程中所处的位置：在本教程中，我们将通过实例来说明的具体使用，读者可以根据文中介绍的操作步骤一步步循序渐进的学习，通过这些实例，一定可以快速掌握本软件的使用方法。
在进入正式学习之前，请读者将光盘中的实例解压缩到本机。
本教程包含三大章节：第一章：创建一个项目在本章节中，将具体介绍项目的概念，库，以及如何创建项目。
第二章：原理图的绘制：在本章中将具体介绍多页原理图的绘制，内容涉及如何添加，绘制连接线，绘制，检查整个设计等等。
第三章：原理图绘制的高级应用：在本章中将具体介绍层次式原理图的绘制，原理图网络表的产生，使用的功能来寻找整个设计中的某个元件以及对元件的属性进行编辑等等。
第一章：创建项目内容概要：●第一节概念1、什么是库2、什么是3、什么是●第二节创建一个项目（）●第三节用来增加库第一节概念在中，一个包含如下的对象：1、涉及到的库。
2、本地库（）3、文件4、（）接下来，将详细介绍什么是库？从设计原理图、直到进行真正的制造，不同的阶段，需要用到的元件的表现形式是不一样的。
原理图中，我们需要元件的符号，如果需要仿真，我们就需要元件的电器模型参数，在阶段，我们则需要元件的。
在设计的不同阶段，我们把每个阶段软件所需要的同一类型元件（符号、模型或）组织在一起，就构成了库。
◎原理图中库就是一些逻辑符号，插脚引线以及一些封装信息。
◎就是和原理图对应的元件的。
◎这些库就是用或硬件描述语言来模拟实际元件行为的信息。
提供很多参考库，另外，还有一个经常要用到的库，库是参考库的一个。
AllegrｏDesign EnｔrｙHＤL原理图输入方式孙海峰Ｄeｓign EntrｙHDＬ就是Cadence公司原有得原理图设计输入系统,提供了一个全面、高效、灵活得原理图设计环境,具有强大得操作编辑功能。
设计者在HDL环境中能够完成整个原理图设计流程，可以进行层次原理图与平面原理图输入、原理图检查、生成料单、生成网表等工作。
HDL还能与Allegrｏ工具很好得集成在一个工程中,可很方便得实现原理图到PＣB得导入,以及PCＢ改动反标到原理图等交互式操作。
接下来，按照原理图设计输入流程,我来详细阐述DesiｇｎEntry HDＬ原理图得输入方式。
一、进入DeｓigｎEｎtry HDL用户界面进入ＨＤＬ原理图输入界面得步骤如下.1、执行“开始/程序/Cａdencｅ１６、3／Design Entry HDL”命令,将弹出产品选择对话框２、进入产品界面,弹出Open Prｏjｅct对话框其中OpｅｎRｅcｅnt用以打开最后运行得项目；Open Open an ExisｔinｇＰrｏject用以打开一个已有得项目;Create a Nｅw Ｐrojｅct用以新建一个项目。
3、点击Ｃrｅａtｅa NｅｗProject新建项目，则进入新建项目向导,填入新建项目名称与保存位置，如下图。
4、点击下一步,进入Prｏjｅct Librarieｓ对话框,在可用元件库中为项目添加元件库5、点击下一步，进入Design Naｍe对话框，Ｌiｂｒaｒy中选择需要得元件库,Ｄesign 中可以填写新建项目名称，也可以选择已有元件，对其进行修改。
6、点击下一步,进入Summary对话框,显示前面步骤所设置得所有内容。
７、点击Finｉｓh按钮,在接下来得对话框中均确定就可以完成项目得新建,并出现原理图工作界面。
其中:(1)标题栏——显示文件所在路径与文件名称;（2）菜单栏——项目所有相关操作得集合;包含了文件菜单、编辑菜单、视图菜单、元件菜单、画线菜单、文本菜单、模块菜单、群组菜单、显示菜单、仿真菜单、ＲF—PCB菜单、工具菜单、窗口菜单与帮助菜单。
HDL原理图+Allegro基本操作1.启动Project Manager操作可以通过开始菜单栏或者桌面快捷方式启动Project Manager；Project Manager用于整个工程的维护，可以打开及编辑原理图、PCB，更新网表等操作。
打开后的Project Manager见下图：layout阶段主要使用OpenProject；2.原理图与PCB打开操作介绍A.Project Manager默认选择下图所示版本B．点击Project Manager界面中的OpenProject按钮，选择需要打开的工程；C．需要选择的文件为cpm后缀的文件，见下图：D．选择cpm文件后，打开后的Project Manager界面如下图所示：E.说明：①工程需要完整，不能缺失文件，否则打开容易出错；客户提供文件要提供完整的工程文件夹；②PCB需要放在physical文件夹下，这样才能方便后续的同步更新网表及PCB与原理图同步关联；physical文件夹是worklib文件夹的子文件夹；3.更新网表操作HDL更新第一方网表有2种操作：A．直接生成网表，然后在PCB中导入网表不勾选update PCB…，生成的网表在packaged文件夹下；PCB中导入网表操作：如下图，选择HDL格式，Import directory需要网表所在位置；B．第二种方法：直接同步关联，在生成网表的同时对PCB进行更新；在export physical时勾选下图所示“update PCB …”，PCB文件放在physical文件夹下；其中“1”选择的为需要更新网表的PCB文件；“2”为更新网表之后的PCB；建议此处命名和“1”处做区分；点击OK，进行网表更新，直至提示完成为止；更新网表时，不要打开PCB文件；4.原理图和PCB关联操作在Project Manager界面分别打开PCB和原理图文件，此时的PCB和原来图时关联的关系；原理图与PCB抓取器件操作：A．在PCB中启动移动命令；B．切换到原理图界面，选择symbol；如下图，只勾选symbol；C．在原理图中框选器件，被框选的器件会高亮：使用如下图命令进行器件框选；上图所示命令的图标显示如下图，可以将图标调出，放在工具栏，方便使用；D. 关于抓取器件的具体操作：1启动框选命令；2鼠标在原理图适当位置单击一下；3然后移动鼠标，出现一个矩形框，此矩形框随鼠标移动而变化尺寸；4想要框选的器件都在或者大部分都在框内时，单击鼠标左键；5.完成框选，被框选的器件高亮，如下图：6.移动鼠标光标至任意被高亮器件上，单击鼠标中键，此时被框选器件会闪动；7.闪动结束，则PCB中对应器件被选中；此时切换到allegro界面，在PCB上点击一下鼠标左键，则被选中的器件随鼠标移动；E．其他a.高亮器件类似上述操作；b．在原理图中查找器件命令：Ctrl+F；…..。
第二章 Cadence的原理图设计2.1Design Entry CIS软件概述Cadence软件系统有两套电路原理图的设计工具，一套是Design Entry HDL，另一套就是我们马上要开始学习的Design Entry CIS。
其中Design Entry HDL 是Cadence公司原本的原理图设计软件，可以用于芯片电路和板级电路的设计，其长处在于可以把芯片的电路原理图和板级电路原理图结合在一起，进行综合设计；而Design Entry CIS主要用于常规的板级电路设计2.2初识Design Entry CIS一．启动Design Entry CIS我们在电脑上点击“开始→所有程序→Cadence SPB 16.2→Design Entry CIS”，如下图所示：图2-1 启动Design Entry CIS这时将弹出如下对话框：图2-2 选择工作内容在这里我们选择“OrCAD Capture CIS”一项，点击“OK”按钮后，就实际启动了Design Entry CIS，出现如下界面：图2-3 OrCAD Capture CIS软件界面OrCAD Capture CIS软件也是以项目方式管理我们的设计文件的。
在OrCAD Capture CIS软件中，一个项目可以包含若干个设计，每个设计对应一个PCB板，所以一个项目通常对应一个由多块电路板构成的产品；而每个设计可以由若干张原理图构成。
STC系列单片机下载器该产品只包含一块电路板，只有一张原理图。
我们将首先要新建一个项目：在窗体上点击“File→New→Project”出现如下对话框：图2-4 新建项目在“Name”中输入项目名称，“Location”中输入项目文件的存放位置（最好给每一个项目建立一个文件夹，把项目中的所有文件都放入该文件夹），在“Create a New Project Using”栏目中，选择“Schematic”（因为我们要进行电路原理图的设计）。
Design entry HDL 教程Concept是Cadence公司自身开发的原理图输入工具，在业界拥有广泛的用户。
在Concept环境当中，你可以搜索与摆放Part、进行Part的连接、定义网络名、通过Port完成拼接式原理图的绘制，用Block完成层次式原理图的绘制…等等。
在此教程中，我们将比较详细的介绍concept的使用。
在concept中有两种操作模式：post-select和pre-select。
在post-select模式中，如果需要对某个对象执行某种操作，需要先选择操作命令，再选择被执行的对象；而在pre-select模式中，顺序刚好相反。
（后续章节，我们将会具体介绍）Concept在整个PCB设计流程中所处的位置：在本教程中，我们将通过实例来说明concept的具体使用，读者可以根据文中介绍的操作步骤一步步循序渐进的学习，通过这些实例，一定可以快速掌握本软件的使用方法。
在进入正式学习之前，请读者将光盘中的实例local_lib.zip解压缩到本机。
本教程包含三大章节：第一章：创建一个项目在本章节中，将具体介绍项目的概念，库，cds_lib,project file以及如何创建项目。
第二章：原理图的绘制：在本章中将具体介绍多页原理图的绘制，内容涉及如何添加part，绘制连接线，绘制bus，检查整个设计等等。
第三章：原理图绘制的高级应用：在本章中将具体介绍层次式原理图的绘制，原理图网络表的产生，使用global find的功能来寻找整个设计中的某个元件以及对元件的属性进行编辑等等。
第一章：创建项目内容概要：●第一节概念1、什么是库2、什么是cds.lib file3、什么是project file●第二节创建一个项目（project）●第三节用project setup 来增加库第一节概念在cadence中，一个project包含如下的对象：1、涉及到的库；2、本地库（design libraries）3、Cds.lib 文件4、Project file（.cpm）接下来，将详细介绍什么是库？从设计原理图、PCB Layout直到进行真正的制造，不同的阶段，需要用到的元件的表现形式是不一样的。
原理图中，我们需要元件的符号，如果需要仿真，我们就需要元件的电器模型参数，在PCB Layout阶段，我们则需要元件的PCB Footprint。
在设计的不同阶段，我们把每个阶段软件所需要的同一类型元件（符号、模型或PCB Footprint）组织在一起，就构成了库。
◎Schematic libraries原理图中库就是一些逻辑符号，插脚引线以及一些封装信息；◎Layout librariesLayout Libraries就是和原理图对应的元件的Foot Print。
◎Simulation Libraries这些库就是用Verilog 或VHDL硬件描述语言来模拟实际元件行为的信息。
Cadence提供很多参考库，另外，还有一个经常要用到的Standard库，Standard库是参考库的一个。
（后续章节将会详细介绍）Standard库位于<your_inst_dir>/share/library 目录之下。
在Cadence提供的参考库中，包含如下几个文件夹：sym_1，entity，chips，part_table下图是一个库文件结构的例子。
Local Libraries 就是工程师创建一个项目后，依附项目本身的库。
设计师可以导入Cadence提供的参考库，加以编辑作为local Libraries来使用。
下图是Local Libraries的结构。
什么是CDS.LibCds.lib定义了设计一个项目所涉及到的库，以及这些库所在的物理地址。
如：DEFINE 54alsttl ../../library/54alsttlDEFINE 54fact ../../library/54factDEFINE tutorial_lib worklibINCLUDE $CONCEPT_INST_DIR/share/cdssetup/cds.libDEFINE local_lib local_lib什么是Project File？当你创建好一个项目的时候，Allegro Project Manager就会自动产生一个Project File。
Project File其文件名称是<projectname>.cpm。
察看Project File包含的信息，可以用记事本打开。
在这里不作详细陈述。
创建一个Project1、选择：开始〉程序〉Allegro SPB15.5〉Project Manager其中，Open Project是用来打开一个现存的项目，而Create Design Project就是新建一个项目。
我们点击Create Design Project，出现一个对话框，我们照下图所示输入相应内容：Project Name就是所要创建的项目的名称，在该例中，软件将会产生一个tutorial.cpm的project File. Location 就是定义该项目所处的路径。
2、点击Next，出现新的对话框：注意：如果在上述的对话框的左侧，Available Libraries中出现的库，和你的出现的不一致，是因为Cds.lib 还没有将Cadence所提供的参考库加入到您的设计中。
请参考如下方法添加：请先安装Cadence提供的参考库。
（第三张光盘）·打开<your_inst_dir>\share\cdssetup,找到该文件夹中的Cds文件，用记事本打开；·在该文本中添加：include <your_inst_dir>\share\library\cds.lib如：也可以将所有需要用的库文件统一放在一个文件夹下，然后在Cds.lib文件中自定义一个库名称，如：Define My D:\cadence\lib\关于Define 和Include的区别：1、Define ：可以加载单独的某个库，或者包含多个库的某个文件夹的，但是一定需要给出一个自定义的名称，如Define my D:\cadence\lib\,或者Define actel D:\cadence\lib\actel2、Include: 已经存在一个类似Cds.lib的其他*.lib的文件,我们只需用Include把它包含进来即可。
保存，关闭。
4、点击Next，出现Design Name对话框：在Libraries下拉选择框中，我们选择tutorial_lib，Design Name中，我们输入desexample。
这样，Desexample便存放在Tutorial_lib中。
5、点击Next，出现Summary对话框，这个对话框显示了前面几步定义好的信息，如果需要修改，请点击Previous返回到前面几步做修改。
6、点击Finish。
这样，Project Manager 便创建好一个项目，并显示出PCB板设计流程的界面。
使用Project Manager Setup来增加库通过向导创建好一个项目之后，我们也可以使用Setup对项目作一些改变，如增加Libraries或Cell等。
在本节，我们将介绍将项目添加Local_lib到项目中。
3、首先，请打开<your_inst_dir>/doc/concepthdl_tut/tutorial_examples文件夹，将该文件夹中的local_lib.zip的文件释放到D:\Designs\local_lib。
4、点击Project Manager界面中的Setup，在出现的Project Setup对话框选择Global面板，5、点击Edit，Project Manager用写字板打开Cds.lib。
6、在写在板中增加如下内容：DEFINE local_lib local_lib这样，cds.lib就增加了local_lib库。
7、保存并关闭写字板，Project Manager会出现下面的对话框：选择Yes。
8、在Available libraries列表中选择Local_lib.9、点击Add。
10、选中Local_lib，点击Up按钮，直到Local_lib处于tutorial_lib之下；11、选中lsttl库，点击add；12、点击Allply；13、切换到Part Table面板，如下图点击Add，增加Physical Part Table Files；14、在出现的Add Physical Part Table对话框中选择File；15、打开Local_lib文件夹；16、选中local_lib.ptf然后点击Open；Add Physical Part Table对话框出现Local_lib.ptf的路径：17、点击Ok。
16、Physical Part Table Files一栏显示出了新增的Local_lib.ptf的路径：17、点击OK。
第三章原理图的绘制本章内容概要：·Design Entry HDL起步；·增加页边框；·增加文字（注释）；·选择并添加元件；·元件的连接；·给网络线命名；·增加Port；·增加Power 和Ground；·保存原理图；·察看Verilog描述；·绘制总线；·总线接入线绘制；·增加元件的电气属性；·保存并察看错误信息。
Design Entry HDL起步画原理图的第一步是用启动Design Entry HDL。
通过Design Entry HDL中，才能从提供的库中调用相应得元件，然后进行连接，完成逻辑设计。
在Project Manager界面中，点击Design Entry图标即可启动Design Entry HDL。
启动之后，我们可以在Design Entry HDL的Title Bar看到Design Name。
在本例中是DESEXAMPLE.SCH.1.1。
下面我们具体解释该名称：在Title bar Design Name 的后面，我们还可以看到用方括号括住的in hierarchy字样。
In hierarchy是Design Entry HDL 三种使用模式的一种。
in hierarchy 模式当用户打开一个设计的时候，最先打开的是处于顶层的原理图页，并且，顶层的设计名称也会显示在Title Bar，紧跟在名称之后的是方括号内的in hierarchy字样。
