清华模拟IC集成电路设计实践第十二讲

逻辑 综合 布局 布线
0.25u-0.11u
物理 综合 流程 布局 布线
深亚微米下的设计流程
• 例：中科院EDA中心的参考流程（参见 附件）
– 深亚微米全定制集成电路设计参考流程 – 深亚微米超大规模集成电路设计参考流程 – 深亚微米混合信号系统芯片设计参考流程
片上系统(SOC)
• 什么是SOC
漏电流提前饱和
跨导的降低
速度饱和（续）
• 在饱和区反映速度饱和的解析式：
ID = W 1 μ 0Cox L 2
(VGS − VTH )
2
⎛ μ0 ⎞ 1+ ⎜ ⎜ 2v L + θ ⎟(VGS − VTH ) ⎟ ⎝ sat ⎠
• 上式中μ0/(2vsatL)和θ分别代表横向和垂直电 场引起的迁移率的退化
输出电阻随VDS的变化
深亚微米器件小结
• 目标：用按比例缩小原理获得更低电压下工作 的小尺寸器件，实现更快的工作速度和更低的 功耗 • 当器件尺寸缩小时，电源电压也必须减小 • 阈电压不能与电源电压成比例下降 • 可以在同一芯片上采用多阈值电压器件来实现 兼顾性能和功耗 • 晶体管特性偏离了长沟道的平方率关系，高阶 项的作用增强，但在电路设计中，基本的平方 率关系还是具有指导意义
短沟道效应
• 短沟道效应具体表现在:
– – – – 阈值电压的变化 垂直电场引起迁移率下降 水平电场引起的速度饱和 热载流子效应
– 漏源电压引起的输出阻抗的变化
阈值电压的变化
• 阈值电压存在一个下限值，其减小的速 度偏离按比例缩小原理 • 阈值电压的下限取决于以下几个因素：
– – – – 亚阈值特性 随温度和工艺的变化 与沟道长度的依赖关系 漏致势垒降低(DIBL)
时钟电压自举技术
• 原理：增大关键开关的驱动电压 • 缺点：可能会影响器件寿命
例：时钟电压增大
开关运放技术
• 原理：消除那些工作在中间电压的开关，最好 都用接电源或地的开关来代替它们
例：1.5b全差分 开关运放MDAC
开关运放技术
• 开关运放：
例：全差分开关运放
开关电流技术
• 在电流域处理信号 • 不依赖浮地线性电容，可与数字CMOS 工艺完全兼容 • 固有的低电压摆幅特性，有利于低电压 和高速设计 • 问题：
⎛ Cd ⎞ ⎜1 + ⎟ ⎜ C ⎟VT ox ⎠ ⎝
• 要保持足够低的“关断电流”， VTH有一个下限
温度、工艺变化与沟道长度
• VTH的温度系数约为-1mV/ºK，导致其在工作温 度范围内有几十mV的变化 • 工艺引起的VTH变化约为50mV • 同一晶片上不同沟道长度的晶体管，VTH随L的 减小而变小，而制造过程中沟道长度不能精确 控制
动态范围
• 信号的最大摆幅(swing)缩小α倍 • 热噪声限制的动态范围缩小α倍 • 若要保持热噪声限制的动态范围不变：
– 将gm增大α2倍，即晶体管宽度W/α αW – 电流增为αID，按比例缩小前后功耗不变 – 器件电容增加： (αW )(L α )(αCox ) = αWLCox
器件电容
– 电流镜的匹配问题 – 较大的kT/C底部噪声问题
互连延迟问题
Percentage of Delay
1.0u
0.5u 0.25u 0.18u Silicon Technology
Wire
Gate
物理综合(Physical Synthesis)
0.8u
逻辑 综合 布局 布线
0.5u to 0.35u
0.5u
0.25u 0.35u
10GHz
0.8u
0.6u
3GHz 1GHz
GaAs
1.5u 2u
1u
Bipolar 3u CMOS
75 77 79 81 83 85 87 89 91 93 95 97 99
现在的多工艺射频收发器（例）
RF LNA/Mixer/VCO
Receiver
IF Mixer ADC 90 I
2 ⎝ L α ⎠⎝ α
α ⎠
=
1 1 W μ nCox (VGS − VTH )2 2 L α
• 晶体管处于线性区时电流也缩小α倍
理想的晶体管按比例缩小
• 电路设计关心的参量变化
– – – – – 跨导 增益 动态范围 器件电容 功耗
跨导
• 按比例缩小后的晶体管跨导：
g m , scaled W α VGS − VTH = μ (αCox ) Lα α
(αCox ) = WLCox • 沟道电容： Cch,scaled = α α α • 漏源极结电容： W E ⎛W E ⎞
W L 1
CS / D , scaled =
α α
(αC ) + 2⎜
j
⎝α
+
• 器件电容缩小α倍
= WEC j + 2(W + E )C jsw
[
⎟(C jsw ) α⎠ 1
漏-源电压引起的输出阻抗的变化
• 在饱和区，VDS增大会使得夹断点向源区向源区移动， 同时沟道调制作用也减弱，输出阻抗增大 • 对于短沟道器件，随着VDS进一步增大，漏致势垒降低 (DIBL)变得显著，导致阈值电压减小，漏电流增大， 这将引起输出阻抗的减小，基本抵消了第一种原因所 导致的增长 • 在足够高的漏电压下，漏区附近碰撞电离产生漏-衬电 流，降低了输出阻抗
phone
Logic
Accelerators (bit level)
RTOS book
Keypad, Display
Control
ARQ
A D
FSM
FFT
uC core
Filters
(ARM)
analog
Dedicated Logic digital
Coders
DSP cores
SOC设计
• SOC的复杂性决定了其设计不可能每次都从零 开始 • 基于IP核的SOC设计是集成电路设计的方向
]α
S/D结电容的按比例缩小
门延时和功耗
• CMOS反相器的延时可近似为：
Td , scaled = C α VDD 1 ⎛ C ⎞ = ⎜ VDD ⎟ α⎝I Iα α ⎠
• 功耗可近似为：
2 Pscaled = f (C α )(VDD α ) = fCVDD α 3 2
CMOS反相器
短沟道效应
– 共模抑制比会下降，对共模反馈电路的要求 会有所提高
SC电路中的LV设计技术
• 问题：
VTH不随电源按比例缩小， LV将导致开关导通不良！
SC电路中的LV设计技术
• 解决办法：
– 采用低阈值器件
• 需采用特殊工艺 • 漏电流增大，对保持电荷不利
– 采用时钟电压自举技术 – 采用开关运放设计技术(switched-opamp) – 采用开关电流技术
W = μCox (VGS − VTH ) L
• 可见跨导保持不变！
增益
• 由于漏极周围的耗尽区也缩小α倍，故ΔL/L 保持不变，沟道调制系数λ=(ΔL/L)/VDS，增 大α倍 1 1 r = • 输出电阻的变化：O , scaled = I λI
αλ
• 增益gmrO保持不变
α
D
D
夹断的按比例缩小效应
– 实现复杂系统功能的超大规模集成电路 – 采用超深亚微米工艺技术 – 使用一个或数个嵌入式CPU或数字信号处理 器 – 具备外部对芯片进行编程的功能 – 主要采用第三方的IP核进行设计
典型的SOC芯片例子
Analog Baseband and RF Circuits Communication Algorithms Protocols
• 恒电场按比例缩小(constant-field scaling) • 缩小速度遵循摩尔定律
理想的晶体管按比例缩小
• 晶体管的W, L, tox, VDD, VTH, 源漏结的深度和 周长均缩小α倍 • 按比例缩小后的饱和漏极电流 2 ⎛ w α ⎞⎛ VGS VTH ⎞ 1 ⎟⎜ I D , scaled = μ n (αCox )⎜ − ⎟ ⎜ ⎟
热载流子效应
• 漏源电压足够大时，短沟MOSFET会有很强的 横向电场，虽然载流子平均速度达到饱和，但 其瞬时速度会不断增大，尤其是其加速向漏极 运动时，这些载流子被称为“热”电子 • 在漏区附近，热载流子“撞击”硅原子发生碰撞 电离，产生新的电子-空穴对，电子流向漏区， 空穴流向衬底，这样产生有限的漏-衬电流 • 如果载流子获得足够高的能量，则有可能注入 栅氧，甚至流出栅极，产生栅电流
第十二讲
深亚微米工艺下的电路设计 (讨论)
李福乐 lifule@
Outline
• • • • 按比例缩小原理 短沟道效应 深亚微米工艺下的设计讨论 SOC设计
按比例缩小原理
• 理想的晶体管按比例缩小
– 纵向和横向尺寸均缩小α倍(α>1) – 电源电压和晶体管阈值电压降低α倍 – 所有掺杂浓度增大α倍
单片CMOS实现（例）
• 单片、可变工艺尺寸 CMOS 或BiCMOS • 最少的外围器件
低电压工作电路技术
• 重要单元（运放）的低电压设计 • 采样处理电路的低电压设计
运放的低电压设计
• • • • 采用多级结构 采用背栅驱动 Rail-to-rail设计 对于全差分运放，可采用伪差分(pseudodifferential)设计
VCO Tank Channel Select PLL
IF, AGC ADC IF PLL Tank
Q
DAC
I
Discrete GaAS Bipolar Si CMOS Si
Power Amplifier