FPGA时序约束方法

入门：FPGA时序分析基础与时钟约束实例

2013-07-16

何谓静态时序分析（STA，Static Timing Analysis）？

首先，设计者应该对FPGA内部的工作方式有一些认识。FPGA的内部结构其实就好比一块PCB板，FPGA的逻辑阵列就好比PCB板上的一些分立元器件。PCB通过导线将具有相关电气特性的信号相连接，FPGA也需要通过内部连线将相关的逻辑节点导通。PCB板上的信号通过任何一个元器件都会产生一定的延时，FPGA的信号通过逻辑门传输也会产生延时。PCB的信号走线有延时，FPGA的信号走线也有延时。这就带来了一系列问题，一个信号从FPGA的一端输入，经过一定的逻辑处理后从FPGA的另一端输出，这期间会产生多大的延时呢？有多个总线信号从FPGA的一端输入，这条总线的各个信号经过逻辑处理后从FPGA的另一端输出，这条总线的各个信号的延时一致吗？之所以关心这些问题，是因为过长的延时或者一条总线多个信号传输时间的不一致，不仅会影响FPGA本身的性能，而且也会给FPGA之外的电路或者系统带来诸多问题。

言归正传吧，之所以引进静态时序分析的理论也正是基于上述的一些思考。它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。

下面举一个最简单的例子来说明时序分析的基本概念。假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。系统要求这个信号在FPGA内部的延时不能超过15ns，而开发工具在执行过程中找到了如图所示的一些可能的布局布线方式。那么，怎样的布局布线能够达到系统的要求呢？仔细分析一番，发现所有路径的延时可能为14ns、15ns、16ns、17ns、18ns，有两条路径能够满足要求，那么最后的布局布线就会选择满足要求的两条路径之一。

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第七讲　

ＦＰＧＡ器件的仿真验证　设计约束　时序分析与　

状态机设计技巧　

Ｌｅｓｓｏｎ　７　Ｔｈｅ　Ｓｉｍｕｌａｔｉｏｎ　Ｖｅｒｉｆｉｃａｔｉｏｎ，Ｄｅｓｉｇｎ　Ｒｅｓｔｒａｉｎｔ，Ｔｉｍｉｎｇ　Ａｎａｌｙｓｉｓ　

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ＦＰＧＡ仿真　

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仿真（Ｔｅｓｔｂｅｎｃｈ），指建立系统测试平　台，实现自动对被测试单元输入信号　的矢量测试，通过波形输出、文件记录　

时序分析（2）：时序约束原理

⼀、基本概念

1．时序：时钟和数据的对应关系

2．约束：告诉综合⼯具，我们希望时序达到什么样的标准

3．违例：时序达不到需要的标准

4．收敛：通过调整布局布线⽅案来达到这个标准

5．静态时序分析：电路未跑起来时，延时等已知，以此分析时序

6．动态时序分析：电路跑起来，如Modelsim软件（理想状态）

⼆、时序分析基本模型

模型分为以下四种：（注：PAD指管脚）寄存器与寄存器之间输⼊PAD与寄存器之间寄存器与输出PAD之间输⼊PAD 与输出PAD之间（太极端，不讨论）

知识补充：1、全局时钟：FPGA时钟到各个寄存器的时间⾮常接近。

2、⾃分频时钟：⾛的是数据线，到各个寄存器的时间差异⾮常⼤。

三、理想状态的建⽴时间和保持时间

1、建⽴时间 Time setup

(1) 接收时钟上升沿前，发送数据要准备好的时间

(2) Tsu = 数据锁存沿（Latch）- 数据发送沿（Lanch）= 时钟周期

2、保持时间 Time hold

(1) 接收时钟上升沿后，发送数据要保持住的时间

(2) Th = 发送端数据变化时 - 接收端数据锁存 = 0

3、补充

(1) D触发器本⾝也有建⽴/保持时间的概念，称之为寄存器建⽴时间门限和寄存器保持时间门限，这是⼀个固有属性，是确定的、不变的。当理想状态时，我们讨论建⽴/保持时间就相当于讨论D触发器的这⼀固有属性。(2) FPGA所有时序问题，根本原因都是“建⽴时间和保持时间”的问题。

(3) 解决建⽴时间不⾜的⽅法是“减少延时”，⽽解决保持时间不⾜的⽅法是“增加延时”。

4、符号说明

四、建⽴时间余量和保持时间余量

Lunch edge：发射沿，以 clk_pad 为基准，⼀般看成 0 时刻。实际时间是上⼀个寄存器所⽤的时间，因此⽤ clk1，看数据到达下⼀个寄存器的 D 端⽤了多久时间，结束时间⼜是多久。Latch edge：接收沿，以 clk_pad 为基准，⼀般看成 0+Tcyc 时刻，要求时间是下⼀个寄存器计算的时间，所以⽤ clk2，看它⾃⾝需要的到达时间和结束时间是什么时候。

FPGA时序约束I/O delay计算

在高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛。因此，FPGA时序约束中IO口时序约束也是一个重点。只有约束正确才能在高速情况下保证FPGA和外部器件通信正确。

1.2 FPGA整体概念 由于IO口时序约束分析是针对于电路板整个系统进行时序分析，所以FPGA需要作为一个整体分析，其中包括FPGA的建立时间、保持时间以及传输延时。传统的建立时间、保持时间以及传输延时都是针对寄存器形式的分析。但是针对整个系统FPGA的建立时间保持时间可以简化。

图1.1 FPGA整体时序图

如图1.1所示，为分解的FPGA内部寄存器的性能参数：

（1） Tdin为从FPGA的IO口到FPGA内部寄存器输入端的延时；

（2） Tclk为从FPGA的IO口到FPGA内部寄存器时钟端的延时；

（3） Tus/Th为FPGA内部寄存器的建立时间和保持时间；

（4） Tco为FPGA内部寄存器传输时间；

（5） Tout为从FPGA寄存器输出到IO口输出的延时；

对于整个FPGA系统分析，可以重新定义这些参数：FPGA建立时间可以定义为：

（1） FPGA建立时间：FTsu = Tdin + Tsu – Tclk；

（2） FPGA保持时间：FTh = Th + Tclk；

（3） FPGA数据传输时间：FTco = Tclk + Tco + Tout；

由上分析当FPGA成为一个系统后即可进行IO时序分析了。FPGA模型变为如图1.2所示。

图1.2 FPGA系统参数

1.3 输入最大最小延时 外部器件发送数据到FPGA系统模型如图1.3所示。对FPGA的IO口进行输入最大最小延时约束是为了让FPGA设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯片到FPGA的信号。