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电子技术基础数字部分第五版康光华主编第4章习题答案

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1 / 12 第四章习题答案

4.1.4 试分析图题4.1.4所示逻辑电路的功能。

解：（1）根据逻辑电路写出逻辑表达式：()()LABCD

（2）根据逻辑表达式列出真值表：

A B C D AB CD L

0 0 0 0 0 0 0

0 0 0 1 0 1 1

0 0 1 0 0 1 1

0 0 1 1 0 0 0

0 1 0 0 1 0 1

0 1 0 1 1 1 0

0 1 1 0 1 1 0

0 1 1 1 1 0 1

1 0 0 0 1 0 1

1 0 0 1 1 1 0

1 0 1 0 1 1 0

1 0 1 1 1 0 1

1 1 0 0 0 0 0

1 1 0 1 0 1 1

1 1 1 0 0 1 1

1 1 1 1 0 0 0

由真值表可知，当输入变量ABCD中有奇数个1时，输出L=1，当输入变量中有偶数个1时，输出L=0。因此该电路为奇校验电路。

4.2.5 试设计一个组合逻辑电路，能够对输入的4位二进制数进行求反加1 的运算。可以用任何门电路来实现。

解：（1）设输入变量为A、B、C、D，输出变量为L3、L2、L1、L0。

（2）根据题意列真值表：

输 入 输 出

A B C D L3 L2 L1 L0

0 0 0 0 0 0 0 0

0 0 0 1 1 1 1 1

0 0 1 0 1 1 1 0

0 0 1 1 1 1 0 1

0 1 0 0 1 1 0 0

0 1 0 1 1 0 1 1

0 1 1 0 1 0 1 0

0 1 1 1 1 0 0 1

1 0 0 0 1 0 0 0

1 0 0 1 0 1 1 1

1 0 1 0 0 1 1 0

1 0 1 1 0 1 0 1

1 1 0 0 0 1 0 0

1 1 0 1 0 0 1 1

1 1 1 0 0 0 1 0

1 1 1 1 0 0 0 1

（3）由真值表画卡诺图

0010110110110100L110ABCD11111110000000

（4）由卡诺图化简求得各输出逻辑表达式

()()()3LABACADABCDABCDABCDABCD

()()()2LBCBDBCDBCDBCDBCD

1LCDCDCD

0LD0010110110110100L0ABCD31111111001000000010110110110100L110ABCD211111100000000010110110110100L110ABCD01111110000000

（5）根据上述逻辑表达式用或门和异或门实现电路，画出逻辑图如下：

≥1≥1=1=1=1ABCDL3L2L1L0

4.3.1判断下列函数是否有可能产生竞争冒险，如果有应如何消除。

（2）(,,,)(,,,,,,,)2578910111315LABCDm

（4）(,,,)(,,,,,,,)4024612131415LABCDm

解：根据逻辑表达式画出各卡诺图如下：

0010110110110100L110ABCD41111110000000

（2）2LABBD，在卡诺图上两个卡诺圈相切，有可能产生竞争冒险。

消除办法：在卡诺图上增加卡诺圈（虚线）包围相切部分最小项，使2LABBDAD，可消除竞争冒险。

（4）4LABAD，在卡诺图上两个卡诺圈相切，有可能产生竞争冒险。

消除办法：在卡诺图上增加卡诺圈（虚线）包围相切部分最小项，使4LABADBD，可消除竞争冒险。0010110110110100L110ABCD21111110000000

4.3.4 画出下列逻辑函数的逻辑图，电路在什么情况下产生竞争冒险，怎样修改电路能消除竞争冒险。 (,,)()()LABCABBC

解：根据逻辑表达式画出逻辑图如下：

1≥1≥1&ABCL

当A=C=0时，(,,)LABCBB，可能产生竞争冒险。

消除竞争冒险办法：

（1）将逻辑表达式变换为(,,)LABCABACBC,根据这个逻辑表达式组成的逻辑电路就不会产生竞争冒险。逻辑图如下：

&&&1≥1LABC

（2）用卡诺图法在增加卡诺圈，包围卡诺圈相切部分，增加或与表达式中的或项

0BCAL00101101101010011

得到(,,)()()()LABCABBCAC，根据这个逻辑表达式组成的逻辑电路就

不会产生竞争冒险。逻辑图如下：

1≥1≥1&ABCL≥1

4.4.1 优先编码器CD4532的输入端I1=I3=I5=1,其余输入端均为0，试确定其输出端Y2Y1Y0。

解：优先编码器CD4532的输入端除Ii外，还有使能端EI，由于EI=0，因此编码器不工作，其输出端Y2Y1Y0=000。

4.4.5 为了使74HC138译码器的第十脚输出低电平，试标出各输入端应置的逻辑电平。

解：查74HC138译码器的引脚图，第十脚为5Y,对应的A2A1A0=101，控制端E3、2E、1E分别接1、0、0，电源输入端Vcc接电源，接地端GND接地，如下图所示：

A0

A1

A2

1E

2E

E3

7Y

GND VCC

1Y

2Y

3Y

4Y

5Y

6Y 0Y 1

2

3

4

5

6

7

8 9 10 11 12 13 14 15

16 1VCC输出0

4.4.6 用74HC138译码器和适当的逻辑门实现函数FABCABCABCABC。

解：用74HC138译码器实现逻辑函数，需要将函数式变换为最小项之和的形式

046704670467FABCABCABCABCmmmmmmmmYYYY

在译码器输出端用一个与非门，即可实现所要求的逻辑函数。逻辑图如下：

Y0Y1Y2Y3Y4Y5Y6Y7E1E2EA2A1A074HC138+5VABC &Z

4.4.12 试用一片74x154译码器和必要的与非门，设计一个乘法器电路，实现2位二进制数相乘，并输出结果。

解：设2位二进制数分别为AB和CD，P3P2P1P0为相乘的结果，列出真值表如下：

输 入 输 出

A B C D P3 P2 P1 P0

0 0 0 0 0 0 0 0

0 0 0 1 0

0 0 0

0 0 1 0 0 0 0 0

0 0 1 1

0 0 0 0

0 1 0 0 0 0 0 0

0 1 0 1 0 0 0 1

0 1 1

0

0

0 1 0

0 1 1 1

0 0 1 1

1 0

0 0 0 0 0 0

1 0 0 1 0 0 1 0

1 0 1 0 0 1 0 0

1 0 1 1 0 1 1 0

1 1 0 0 0 0 0 0

1

1

0

1

0 0 1 1

1

1 1 0 0 1

1 0

1 1 1 1 1 0 0 1

由真值表可直接写出各输出端的最小项逻辑表达式：

15315PmY

1411101411102141110PmmmmmmYYY

141311976114131197141311976PmmmmmmmmmmmYYYYYY

1513751513750151375PmmmmmmmmYYYY

用一片74x154和4个与非门即可实现所要求的乘法电路，逻辑电路图如下：

Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9Y10Y11Y12Y13Y14Y15E0E1A3A2A1A0ABCD&&&&1P0P1P2P374x154

4.4.14 7段译码显示电路如图4.4.14（a）所示，对应图4.4.14（b）所示输入波形，试确定显示器显示的字符序列。

解：当LE=0时，图4.4.14（a）所示译码器能正常工作，所显示的字符就是A3A2A1A0所表示的十进制数,显示的字符序列为0、1、6、9、4。当LE由0跳变为1时，数字4被锁存，所以持续显示4。

4.4.21 应用74HC151实现如下逻辑函数：

（1）LABCABCABC

（2）()LABC

解：用74HC151实现逻辑函数，首先要将逻辑函数化成最小项的形式，根据最小项表达式确定数据输入端Di的取值，并注意变量的高低位与地址输入端的连接顺序。

（1）451LABCABCABCmmm

与数据选择器74HC151的标准表达式相比较

210212020011210310102420521621070011223344556677YSSSDSSSDSSSDSSSDSSSDSSSDSSSDSSSDmDmDmDmDmDmDmDmD

将L与Y比较可得：

D0=D2=D3=D6=D7=0，D1=D4=D5=1

将A、B、C分别与地址输入端S2、S1、S0连接，逻辑电路如图所示：

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电子技术基础数字部分第五版康光华主编第5章习题答案

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d All t in their being are good for 第五章作业答案5.2.1 分析图题5.2.1所示电路的逻辑功能，列出功能表。11&&QQSR图题5.2.1解：方法（1） 将图题5.2.1所示电路与由与非门构成的基本RS锁存器比较，发现该电路与后者仅在信号输入端分别多了一个非门，而后者为低电平有效的基本RS锁存器，因此该电路为高电平有效的RS锁存器，功能表如下：SRQQ锁存器状态00不变不变保持01010101011100不确定方法（2） 由逻辑电路图可以得到Q端和端的逻辑表达式QnQSQA QRQA根据上面的逻辑表达式，可以得到该锁存器的功能表如下所示：（略，同上表）5.3.1 触发器的逻辑电路如图题5.3.1所示，确定其属于何种电路结构的触发器，并分析工作原理。 & TG TG TG2 C C C TG1 D C & TG TG TG4 Q Q C C C TG3 C 1 G3 1 & & G1 SD RD CP 1 C C G4 G2 解：图题5.3.1所示电路是由两个传输门控D锁存器构成的CMOS主从D触发器。其中TG1、TG2和G1、G2构成主锁存器，TG3、TG4和G3、G4构成从锁存器，和分DSDR 别为直接置1端和直接置0端。当触发器处于工作状态时，应将他们置于高电平。工作原理分析：（1）当CP=0时，C=0，=1，TG1、TG4导通，TG2、TG3断开。此时D信号进入C锁存器，G1输出，并随D变化。由于TG3断开、TG4导通，主从锁存器相互隔离，从D锁存器构成双稳态存储单元，使触发器的输出维持原来的状态不变。（2）当CP由0跳变到1后，C=1，=0，TG1、TG4断开，TG2、TG3导通。此时DC信号与主锁存器之间的联系被切断，TG2的导通使主锁存器维持在CP上升沿到来之前瞬间的状态。同时由于TG3导通，G1输出信号送到Q端，得到，并且在CP=1期1nQD间保持不变。（3）当CP由1跳变到0后，再次重复（1）的过程。5.4.1 上升沿和下降沿触发的D触发器的逻辑符号及时钟信号CP()的波形如图题5.4.1CP所示，分别画出他们Q端的波形。设触发器的初始状态为0。解：上升沿和下降沿触发的D触发器Q端的输出分别为Q1和Q2，输出波形如下：DCP(CP)Q1Q25.4.3 设下降沿触发的JK触发器的初始状态为0，、J、K信号如图题5.4.3所示，试CP画出触发器Q端的输出波形。解：触发器Q端的输出波形如下：JCPQK5.4.8两相脉冲产生电路电路如图题5.4.8所示，试画出在作用下Φ1和Φ2的波形，并CP说明Φ1和Φ2的时间关系。各触发器的初始状态为0。 All things in their being are good for soCPQ111J1KC1Q11Q211J1KC1Q21&&≥1Φ1Φ2解：由图题5.4.8得到Φ1和Φ2的逻辑表达式：Φ1 = Q2，。由于图中的JK触发器的J、K均接1，因此两个触发1221212QQQQQQA器均在各自的CP脉冲下降沿状态翻转，而第一个触发器的输出Q1作为第二个触发器的CP脉冲输入，因此Q2在Q1的每个下降沿状态翻转，Φ1和Φ2的波形如下所示：CPQ1Φ1(Q2)Q1Q2Φ2 由波形图可知，Φ1超前Φ2一个周期CP5.4.9逻辑电路和各输入端波形如图题5.4.9所示，画出两触发器Q端的波形。两触发器的初始状态为0。Q1R1DC1Q1Q21K1JC1Q2RBACPC解：由逻辑图可以看出触发器2是一个下降沿触发的JK触发器，触发器1是一个上升沿触发的D触发器，他的CP脉冲来自Q2，并且D信号接在上，即Q1在Q2的每一个上1Q升沿状态翻转一次。接两个触发器的直接复位端。Q1、Q2的波形图如下：C AQ1Q2BCCP

《数字电子技术基础》第四章习题答案

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读书破万卷 下笔如有神

第四章 集 成 触 发 器

4.1

RdSdQQ不定

4.2 （1）特性表(CP=0时，保持；CP=1时如下表)(2) 特性方程Qn+1=D

D Qn Qn+1

0 0

0

0 1

0

1 0 1

1 1 1

(3)该电路为锁存器（时钟型D触发器）。CP=0时，不接收D的数据；CP=1时，把数据锁存。(但该电路有空翻)

4.3 (1)、C=0时该电路属于组合电路；C=1时是时序电路。

(2)、C=0时Q=AB; C=1时Qn+1=BQBQnn

(3)、输出Q的波形如下图。

ABCQ

4.4

CPDQ1Q2

图4.5

4.5

DQQCPT

4.6 Q1n1=1 Q2n1=Q2n Qn13=Qn3 QQ4n14n 读书破万卷 下笔如有神

Q1CPQ2Q3Q4

4.7 1、CP作用下的输出Q1 Q2和Z的波形如下图； 2、Z对CP三分频。

DQQCPQ1DQQQ2ZRdCPQ1Q2Z1

4.8由QDJQKQJQKQn1nnnn得D触发器转换为J-K触发器的逻辑图如下面的左图；而将J-K触发器转换为D触发器的逻辑图如下面的右图

CPDQQJKQQDQQJKCP

4.9

CPBCA

4.10

CPXQ1Q2Z

4.11 1、555定时器构成多谐振荡器

2、uc, uo1, uo2的波形 读书破万卷 下笔如有神

ucuo1uo2ttt1.67V3.33V

3、uo1的频率f1=1074501316..Hz uo2的频率f2=158Hz

4、如果在555定时器的第5脚接入4V的电压源，则uo1的频率变为

1113001071501232....Hz

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第四章习题答案

4.1.4 试分析图题4.1.4所示逻辑电路的功能。

解：（1）根据逻辑电路写出逻辑表达式：()()LABCD

（2）根据逻辑表达式列出真值表：

A B C D AB CD L

0 0 0 0 0 0 0

0 0 0 1 0 1 1

0 0 1 0 0 1 1

0 0 1 1 0 0 0

0 1 0 0 1 0 1

0 1 0 1 1 1 0

0 1 1 0 1 1 0

0 1 1 1 1 0 1

1 0 0 0 1 0 1

1 0 0 1 1 1 0

1 0 1 0 1 1 0

1 0 1 1 1 0 1

1 1 0 0 0 0 0

1 1 0 1 0 1 1

1 1 1 0 0 1

1

1 1 1 1 0 0 0

由真值表可知，当输入变量ABCD中有奇数个1时，输出L=1，当输入变量中有偶数个1时，输出L=0。因此该电路为奇校验电路。

4.2.5 试设计一个组合逻辑电路，能够对输入的4位二进制数进行求反加1 的运算。可以用任何门电路来实现。

解：（1）设输入变量为A、B、C、D，输出变量为L3、L2、L1、L0。

（2）根据题意列真值表：

输 入 输 出

A B C D L3 L2 L1 L0

0 0 0 0 0 0 0 0

0 0 0 1 1 1 1 1

0 0 1 0 1 1 1 0

0 0 1 1 1 1 0 1

0 1 0 0 1 1 0 0

0 1 0 1 1 0 1 1

0 1 1 0 1 0 1 0

0 1 1 1 1 0 0 1

1 0 0 0 1 0 0 0 1 0 0 1 0 1 1 1

1 0 1 0 0 1 1 0

1 0 1 1 0 1 0 1

1 1 0 0 0 1 0 0

1 1 0 1 0 0 1 1

1 1 1 0 0 0 1 0

1 1 1 1 0 0 0 1

（3）由真值表画卡诺图

0010110110110100L110ABCD11111110000000

电子技术基础数字部分第五版康光华主编第1~6章章节详细习题答案

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第一章习题答案

一周期性信号的波形如图题所示，试计算：（1）周期；（2）频率；（3）占空比

0121112（ms）图题1.1.4

解： 周期T=10ms

频率f=1/T=100Hz

占空比q=tw/T×100%=1ms/10ms×100%=10%

将下列十进制数转换为二进制数、八进制数和十六进制数，要求误差不大于2-4：

（1）43 （2）127 （3） （4）

解：

1. 转换为二进制数：

（1）将十进制数43转换为二进制数，采用“短除法”，其过程如下：

2 43 ………………………余1……b02 21 ………………………余1……b12 1 ………………………余1……b52 2 ………………………余0……b42 5 ………………………余1……b32 10 ………………………余0……b20高位低位

从高位到低位写出二进制数，可得（43）D=（101011）B

（2）将十进制数127转换为二进制数，除可用“短除法”外，还可用“拆分比较法”较为简单： 因为27=128，因此（127）D=128-1=27-1=（1000 0000）B-1=（111 1111）B

（3）将十进制数转换为二进制数，

整数部分（254）D=256-2=28-2=（1 0000 0000）B-2=（1111 1110）B

小数部分（）D=（）B （）D=（1111 ）B

（4）将十进制数转换为二进制数

整数部分（2）D=（10）B

小数部分（）D=（）B

演算过程如下：

0.718×2=1.436……1……b-10.436×2=0.872……0……b-20.872×2=1.744……1……b-30.744×2=1.488……1……b-40.488×2=0.976……0……b-50.976×2=1.952……1……b-6高位低位

要求转换误差小于2-4，只要保留小数点后4位即可，这里算到6位是为了方便转换为8进制数。