系统级芯片跨时钟域同步技术研究
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系统 级 芯片 由于规 模 大 ，基 本以 同步 设计 为主 。
收稿 日期 ：２０１５．９．１５
． ２５ ．
第１６卷第１期
Байду номын сангаас
电 子 与 封 装
在 全 同步设计 中 ，如果 信号 来 自同一时 钟域 ，各模块 的输 入可以不需要寄 存 ，只要满足建 立时间和保持时 间的约 束 ，就可 以保证 在时 钟上 升沿到 来时 ，输 入信 号 已经稳定 ，便可 以采样 得到正确 的值。反之 由不 同 的 、没有 固定相位关 系的时钟驱动 电路之 间的路径就 产生 了跨时钟域的问题 ｆ２１。
Ａｂｓｔｒａｃｔ：Ｗ ｉｔｈ ｔｈｅ ｉｎｃｒｅａｓｅ ｏｆ ｔｈ ｅ ｃｏｍ ｐｌｅｘｉｔｙ ｏｆ ｔｈｅ ｃｈｉｐ ｓｙｓｔｅｍ ，ｔｈ ｅ ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ ｉｓ ｉｎｔｅｇｒａｔｅｄ ｗ ｉｔｈ ｍ ｏｒｅ ａｎｄ ｍ ｏｒｅ ｍ ｏｄｕｌｅｓ．Ｔｈｅｓｅ ｍ ｏｄｕｌｅｓ ｗ ｏｒｋ ａｔ ｄｉｆｅｒｅｎｔ ｃｌｏｃｋ ｆｒｅｑｕｅｎｃｙ，ＳＯ ｔｈｅ ｄａｔａ ｏｆ ｔｈ ｅ ｃｈｉｐ ｍｕｓｔ ｂｅ ｔｒａｎｓｍ ｉｔｔｅｄ ｆｒｅｑｕｅｎｔｌｙ ａｍ ｏｎｇ ｄｉｆｆｅｒｅｎｔ ｄｏｍ ａｉｎ．Ｗ ｈｅｎ ｔｈｅ ｃｌｏｃｋ ａｎｄ ｄａｔａ ｓｉｇｎａｌｓ ｔｒａｎｓｌａｔｅ ｆｒｏｍ ｏｎｅ ｃｌｏｃｋ ｄｏｍ ａｉｎ ｔｏ ａｎｏｔ ｈ ｅ￣ ｍ ａｎｙ ｔｙｐｅｓ ｏｆ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｏｃｃｕｒ ｗｈｅｎ ｔｈ ｅ ｃｌｏｃｋ ｄｏｍ ａｉｎ ｉｓ ｃｈａｎｇｅｄ．Ｂｙ ｕｓｉｎ ｇ ｈａｎ ｄｓｈａｋｅ ｓｉｇｎａｌｓ ｔｏ ｔｒａｎｓｌａｔｅ ｄａｔ ａ ａｎｄ ｕｓｉｎｇ ａｓｙｎｃｈｒ ｏｎｏｕｓ ＦＩＦＯ ｔｏ ｔｒａｎｓｌａｔｅ ｂｕｓ ｄａｔａ ａｍ ｏｎｇ ｄｉｆｅｒｅｎｔ ｄｏｍ ａｉｎ ａｒｅ ｇｏｏｄ ｉｄｅａｓ ｉｎ ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ．Ｔｈｅｓｅ ｍ ｅｃｈａｎｉｓｍ ｓ ｅｎｓｕｒ ｅ ｔｈ ｅ ｃｏｒｒｅｃｔｎｅｓｓ ｏｆ ｔｈ ｅ ｄａｔａ ｐａｓｓ，ｗｈｉｃｈ ｉｓ ｃｒｏｓｓ ｃｌｏｃｋ ｄｏｍ ａｉｎ ｓｉｇｎ ａｌ ｓｙｎｃｈｒ ｏｎｉｚａｔｉｏｎ． Ｋ ｅｙｗ ｏｒｄｓ：ｓｙｓｔｅｍ ｏｎ—ｃｈｉｐ；ｃｌｏｃｋ ｄｏｍ ａｉｎ ｃｒｏｓｓ；ｓｙｎｃｈｒ ｏｎｉｚａｔｉｏｎ；ａｖｅｒａｇｅ ｔｉｍ ｅ ｂｅｔｗｅｅｎ ｆａｉｌｕｒ ｅｓ
设计规 模的 不断 扩大 ，多异 步时钟域 的现象越来越 常 见和复杂化 。
在传 统的设计 方法 中，设计仿真和 静态时序分 析 已经不足以 充分验证跨 时钟域 的可 靠性和连续性 ，为 了确 保拥有 多个异步时钟 域的芯片 能够可靠运行 ，设 计 人 员必须 有意识 地 采用一 些结 构使 这些 跨越 了多 个域的时钟和数据信号保持同步 。这样跨时钟域 同步 问题逐 步成 为 ＳｏＣ设计 和验证 中面 临的 一个主要 挑 战 Ｉｌｌ。
在复杂的 ＳｏＣ设计 中，通常会 出现 两个或多个不 同时 钟域之 间 的数据对 接 ，由于在接 口处 是异 步 ，会 导致 出现 一系列的 问题 ，如 亚稳态传播 、数 据丢失 、数 据不 连续等 ，处理起 来 比同步逻 辑 更棘手 ，需要采 用 特殊处理来进行接 口界面的设计 ［２］。
Ｒｅｓｅａｒｃｈ ｏｆ Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｆｏｒ Ｓｉｇｎａｌｓ Ｃｒｏｓｓ Ｃｌｏｃｋ Ｄｏｍ ａｉｎｓ ｉｎ ＳｏＣ Ｄｅｓｉｇｎ
Ｗ ＡＮＧ Ｊｉａｎ，ＺＨＡＮ Ｇ Ｌｅｉ，Ｗ ＡＮＧ Ｚｈｅｎ，ＺＨＡＯ Ｚｈｏｎｇｈｕｉ，ＣＨＥＮ Ｙａｎｉｎｇ
（Ｒ ＆Ｄ ｃｅｎｔｅｒ ｉｎ Ｓｕｚｈｏｕ，２１４ Ｉｎｓｔｉｔｕｔｅ ｏｆＣｈｉｎａ Ｎｏｒｔｈ Ｉｎｄｕｓｔｒｉｅｓ，Ｓｕｚｈｏｕ ２１５１６３，Ｃｈｉｎａ）
２ 跨时钟域带来 的问题
２．１ 亚稳态传播 问题 在设计 中任 何一 个触 发器都 有特 定 的建立和 保
持时 间，在时 钟有效沿前后 的这段时 间窗 口内输 入数 据信 号都 必须保持稳定 。如果信号在这段时期发生 了 变化 ，那么输 出将是未知 的，这种有害的状态称为 “亚 稳态 ”，亚稳态是 由于违 背 了触 发器的建 立时 间和保 持时 间而产生 的。在亚稳态 传播 中 ，触发器 的输 出可 能产生 毛刺 ，或者 为不 确定状 态 ，而且 需要 较长 的时 间才 能回到稳定状态 ，在 电路设计中是需要避免 的。
第 １６卷 ，第 １期
Ｖｏ１ １ ６ ． Ｎ ｏ １
电 子 与 封 装
ＥＬＥＣＴＲｏＮＩＣＳ ＆ ＰＡＣＫＡＧＩＮＧ
⑩ ⑧ ④
系统级 芯片跨 时钟域 同步技术研 究
总 第 １５３期 ２０１６年 １月
汪 健 ， 张 磊 ，王 镇 ，赵 忠 惠 ，陈 亚 宁
（中国兵器工业第２１４研 究所苏州研发 中心 ，江苏 苏州 ２１５１６３）
摘 要 ：随着芯片系统 复杂性 的提 高，系统级芯片中集成 了越 来越 多的模块 ，这些模 块通 常工作在不 同 的时钟频率下 ，这样 芯片上的数据必然频繁地在不同区域之间进行传输 。在时钟和数据信号从一个时钟 域跨越 到另一个 时钟域 时会 发生许 多类型的同步问题 。采用握手信号进行异步时钟域之间的信号传输 ， 和 采用异 步ＦＩＦＯ进行总线信号跨 时钟域设 计可以很好地应 用在 系统级芯片设计 中，保证这 些跨越 了多个 域 的 时钟和 数 据 信 号保持 同 步。 关键 词 ：系统级芯 片；跨 时钟域 ；同步 ；平 均无故障时间 中图分类号 ：ＴＮ４０２ 文献标识码 ：Ａ 文章编号 ：１６８１—１０７０ （２０１６）０１—００２５—０６
１ 引 言
随 着 集 成 电 路 技 术 的 迅 速 发 展 ，系 统 级 芯 片 （ｓｙｓｔｅｍ ｏｎ．ｃｈｉｐ，ＳｏＣ）变得越 来越 复 杂 ，芯 片上 实现 了更 多的 功能 ，系统 频 率也越 来越 高 ，随 之而来 芯 片 上的数据更加频繁地在 不同区域之间进行传输 。当数 据 由一 个时钟 驱动传输 到 由其他 的时钟驱 动 区域 时 ， 跨时钟域 （Ｃｌｏｃｋ Ｄｏｍａｉｎ Ｃｒｏｓｓ，ＣＤＣ）问题就 产生了 。 尽管这 并不属 于技术 发展提 出的新要求 ，但随着 芯片
收稿 日期 ：２０１５．９．１５
． ２５ ．
第１６卷第１期
Байду номын сангаас
电 子 与 封 装
在 全 同步设计 中 ，如果 信号 来 自同一时 钟域 ，各模块 的输 入可以不需要寄 存 ，只要满足建 立时间和保持时 间的约 束 ，就可 以保证 在时 钟上 升沿到 来时 ，输 入信 号 已经稳定 ，便可 以采样 得到正确 的值。反之 由不 同 的 、没有 固定相位关 系的时钟驱动 电路之 间的路径就 产生 了跨时钟域的问题 ｆ２１。
Ａｂｓｔｒａｃｔ：Ｗ ｉｔｈ ｔｈｅ ｉｎｃｒｅａｓｅ ｏｆ ｔｈ ｅ ｃｏｍ ｐｌｅｘｉｔｙ ｏｆ ｔｈｅ ｃｈｉｐ ｓｙｓｔｅｍ ，ｔｈ ｅ ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ ｉｓ ｉｎｔｅｇｒａｔｅｄ ｗ ｉｔｈ ｍ ｏｒｅ ａｎｄ ｍ ｏｒｅ ｍ ｏｄｕｌｅｓ．Ｔｈｅｓｅ ｍ ｏｄｕｌｅｓ ｗ ｏｒｋ ａｔ ｄｉｆｅｒｅｎｔ ｃｌｏｃｋ ｆｒｅｑｕｅｎｃｙ，ＳＯ ｔｈｅ ｄａｔａ ｏｆ ｔｈ ｅ ｃｈｉｐ ｍｕｓｔ ｂｅ ｔｒａｎｓｍ ｉｔｔｅｄ ｆｒｅｑｕｅｎｔｌｙ ａｍ ｏｎｇ ｄｉｆｆｅｒｅｎｔ ｄｏｍ ａｉｎ．Ｗ ｈｅｎ ｔｈｅ ｃｌｏｃｋ ａｎｄ ｄａｔａ ｓｉｇｎａｌｓ ｔｒａｎｓｌａｔｅ ｆｒｏｍ ｏｎｅ ｃｌｏｃｋ ｄｏｍ ａｉｎ ｔｏ ａｎｏｔ ｈ ｅ￣ ｍ ａｎｙ ｔｙｐｅｓ ｏｆ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｏｃｃｕｒ ｗｈｅｎ ｔｈ ｅ ｃｌｏｃｋ ｄｏｍ ａｉｎ ｉｓ ｃｈａｎｇｅｄ．Ｂｙ ｕｓｉｎ ｇ ｈａｎ ｄｓｈａｋｅ ｓｉｇｎａｌｓ ｔｏ ｔｒａｎｓｌａｔｅ ｄａｔ ａ ａｎｄ ｕｓｉｎｇ ａｓｙｎｃｈｒ ｏｎｏｕｓ ＦＩＦＯ ｔｏ ｔｒａｎｓｌａｔｅ ｂｕｓ ｄａｔａ ａｍ ｏｎｇ ｄｉｆｅｒｅｎｔ ｄｏｍ ａｉｎ ａｒｅ ｇｏｏｄ ｉｄｅａｓ ｉｎ ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ．Ｔｈｅｓｅ ｍ ｅｃｈａｎｉｓｍ ｓ ｅｎｓｕｒ ｅ ｔｈ ｅ ｃｏｒｒｅｃｔｎｅｓｓ ｏｆ ｔｈ ｅ ｄａｔａ ｐａｓｓ，ｗｈｉｃｈ ｉｓ ｃｒｏｓｓ ｃｌｏｃｋ ｄｏｍ ａｉｎ ｓｉｇｎ ａｌ ｓｙｎｃｈｒ ｏｎｉｚａｔｉｏｎ． Ｋ ｅｙｗ ｏｒｄｓ：ｓｙｓｔｅｍ ｏｎ—ｃｈｉｐ；ｃｌｏｃｋ ｄｏｍ ａｉｎ ｃｒｏｓｓ；ｓｙｎｃｈｒ ｏｎｉｚａｔｉｏｎ；ａｖｅｒａｇｅ ｔｉｍ ｅ ｂｅｔｗｅｅｎ ｆａｉｌｕｒ ｅｓ
设计规 模的 不断 扩大 ，多异 步时钟域 的现象越来越 常 见和复杂化 。
在传 统的设计 方法 中，设计仿真和 静态时序分 析 已经不足以 充分验证跨 时钟域 的可 靠性和连续性 ，为 了确 保拥有 多个异步时钟 域的芯片 能够可靠运行 ，设 计 人 员必须 有意识 地 采用一 些结 构使 这些 跨越 了多 个域的时钟和数据信号保持同步 。这样跨时钟域 同步 问题逐 步成 为 ＳｏＣ设计 和验证 中面 临的 一个主要 挑 战 Ｉｌｌ。
在复杂的 ＳｏＣ设计 中，通常会 出现 两个或多个不 同时 钟域之 间 的数据对 接 ，由于在接 口处 是异 步 ，会 导致 出现 一系列的 问题 ，如 亚稳态传播 、数 据丢失 、数 据不 连续等 ，处理起 来 比同步逻 辑 更棘手 ，需要采 用 特殊处理来进行接 口界面的设计 ［２］。
Ｒｅｓｅａｒｃｈ ｏｆ Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｆｏｒ Ｓｉｇｎａｌｓ Ｃｒｏｓｓ Ｃｌｏｃｋ Ｄｏｍ ａｉｎｓ ｉｎ ＳｏＣ Ｄｅｓｉｇｎ
Ｗ ＡＮＧ Ｊｉａｎ，ＺＨＡＮ Ｇ Ｌｅｉ，Ｗ ＡＮＧ Ｚｈｅｎ，ＺＨＡＯ Ｚｈｏｎｇｈｕｉ，ＣＨＥＮ Ｙａｎｉｎｇ
（Ｒ ＆Ｄ ｃｅｎｔｅｒ ｉｎ Ｓｕｚｈｏｕ，２１４ Ｉｎｓｔｉｔｕｔｅ ｏｆＣｈｉｎａ Ｎｏｒｔｈ Ｉｎｄｕｓｔｒｉｅｓ，Ｓｕｚｈｏｕ ２１５１６３，Ｃｈｉｎａ）
２ 跨时钟域带来 的问题
２．１ 亚稳态传播 问题 在设计 中任 何一 个触 发器都 有特 定 的建立和 保
持时 间，在时 钟有效沿前后 的这段时 间窗 口内输 入数 据信 号都 必须保持稳定 。如果信号在这段时期发生 了 变化 ，那么输 出将是未知 的，这种有害的状态称为 “亚 稳态 ”，亚稳态是 由于违 背 了触 发器的建 立时 间和保 持时 间而产生 的。在亚稳态 传播 中 ，触发器 的输 出可 能产生 毛刺 ，或者 为不 确定状 态 ，而且 需要 较长 的时 间才 能回到稳定状态 ，在 电路设计中是需要避免 的。
第 １６卷 ，第 １期
Ｖｏ１ １ ６ ． Ｎ ｏ １
电 子 与 封 装
ＥＬＥＣＴＲｏＮＩＣＳ ＆ ＰＡＣＫＡＧＩＮＧ
⑩ ⑧ ④
系统级 芯片跨 时钟域 同步技术研 究
总 第 １５３期 ２０１６年 １月
汪 健 ， 张 磊 ，王 镇 ，赵 忠 惠 ，陈 亚 宁
（中国兵器工业第２１４研 究所苏州研发 中心 ，江苏 苏州 ２１５１６３）
摘 要 ：随着芯片系统 复杂性 的提 高，系统级芯片中集成 了越 来越 多的模块 ，这些模 块通 常工作在不 同 的时钟频率下 ，这样 芯片上的数据必然频繁地在不同区域之间进行传输 。在时钟和数据信号从一个时钟 域跨越 到另一个 时钟域 时会 发生许 多类型的同步问题 。采用握手信号进行异步时钟域之间的信号传输 ， 和 采用异 步ＦＩＦＯ进行总线信号跨 时钟域设 计可以很好地应 用在 系统级芯片设计 中，保证这 些跨越 了多个 域 的 时钟和 数 据 信 号保持 同 步。 关键 词 ：系统级芯 片；跨 时钟域 ；同步 ；平 均无故障时间 中图分类号 ：ＴＮ４０２ 文献标识码 ：Ａ 文章编号 ：１６８１—１０７０ （２０１６）０１—００２５—０６
１ 引 言
随 着 集 成 电 路 技 术 的 迅 速 发 展 ，系 统 级 芯 片 （ｓｙｓｔｅｍ ｏｎ．ｃｈｉｐ，ＳｏＣ）变得越 来越 复 杂 ，芯 片上 实现 了更 多的 功能 ，系统 频 率也越 来越 高 ，随 之而来 芯 片 上的数据更加频繁地在 不同区域之间进行传输 。当数 据 由一 个时钟 驱动传输 到 由其他 的时钟驱 动 区域 时 ， 跨时钟域 （Ｃｌｏｃｋ Ｄｏｍａｉｎ Ｃｒｏｓｓ，ＣＤＣ）问题就 产生了 。 尽管这 并不属 于技术 发展提 出的新要求 ，但随着 芯片
