加法器实验报告标准范本

加法器实验报告示范文本After completing the work or task, record the overall process and results, including the overall situation, progress and achievements, and summarize the existing problems and futurecorresponding strategies.某某管理中心XX年XX月加法器实验报告示范文本使用指引：此报告资料应用在完成工作或任务后，对整体过程以及结果进行记录，内容包含整体情况，进度和所取得的的成果，并总结存在的问题，未来的对应策略与解决方案。

，文档经过下载可进行自定义修改，请根据实际需求进行调整与使用。

篇一：加法器实验报告实验__一__【实验名称】1位加法器【目的与要求】1. 掌握1位全加器的设计2. 学会1位加法器的扩展【实验内容】1. 设计1位全加器2. 将1位全加器扩展为4位全加器3. 使4位的全加器能做加减法运算【操作步骤】1. 1位全加器的设计（1）写出1位全加器的真值表（2）根据真值表写出表达式并化简（3）画出逻辑电路（4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此（5）如果电路设计正确，将该电路进行封装以用于下一个环节2. 将1位全加器扩展为4位全加器（1）用1位全加器扩展为4位的全加器，画出电路图（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。

3. 将4位的全加器改进为可进行4位加法和减法的运算器（1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加法运算而且还能进行减法运算。

画出该电路（2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个数之和必须在4位补码的数的范围内），用quartusII 进行功能仿真并对仿真结果进行截图。

加法器电路设计实验报告【加法器电路设计实验报告】一、实验目的本实验的主要目标是通过实际操作，设计并实现一个基础的加法器电路，以深入理解数字逻辑电路的设计原理和工作方式。

通过对半加器、全加器以及多位加法器的设计与搭建，进一步熟悉集成门电路的应用，掌握组合逻辑电路的设计方法，并能对电路的逻辑功能进行有效的验证与分析。

二、实验原理加法器是数字系统中的基本运算单元，其核心工作原理基于二进制数的加法规则。

在最基础的层面上，一个半加器（Half Adder）用于计算两个一位二进制数的和，同时产生一个进位输出；而全加器（Full Adder）在此基础上增加了处理来自低位的进位输入，可以完成三位二进制数的相加。

对于多位二进制数的加法，可以通过级联多个全加器来实现。

1. 半加器：由两个异或门（XOR）实现“和”输出，一个与门（AND）实现“进位”输出，即S=A XOR B，Cout=A AND B。

2. 全加器：除了接收两个数据输入A和B外，还接收一个进位输入Cin，同样由异或门计算“和”，但“进位”输出需要考虑三个输入的与或逻辑关系，即S=A XOR B XOR Cin，Cout=(A AND B) OR (B AND Cin) OR (A AND Cin)。

三、实验步骤1. 半加器设计：首先，利用集成电路库中的逻辑门元件构建半加器，将A 和B作为异或门的输入得到和信号S，将A和B分别连接到与门的两个输入端得到进位信号Cout。

2. 全加器设计：在半加器的基础上，增加一个输入端Cin代表低位的进位，同样运用异或门和与门组合形成全加器的逻辑结构，根据全加器的逻辑表达式连接各门电路。

3. 多位加法器设计：为了实现多位二进制数的加法，将若干个全加器按照从低位到高位的顺序级联起来，每级全加器的进位输出连接到下一级的进位输入。

四、实验结果及分析经过电路设计与仿真测试，成功实现了从半加器到多位加法器的功能转化。

当给定两组多位二进制数后，所设计的加法器电路能够准确无误地计算出它们的和，并正确显示进位信息。

单片机实验一-加法器实验报告南昌大学实验报告学生姓名：学号：专业班级：实验类型：□验证□综合■设计□创新实验日期：实验成绩：实验一单片机软件实验—1至100求和（一）实验目的1.掌握51单片机Keil软件集成开发环境。

2.学习使用汇编语言编写应用程序。

（二）设计要求熟悉51单片机的Keil软件集成开发环境，使用汇编语言编写“1+2+3+…+100”的程序。

（三）实验原理类似C语言里的循环语句，从1开始加，利用CJNE判断是否已加到100，从而进行循环计数。

（四）实验设备装有Keil4的电脑一台（五）实验结果计算结果高8位r3为0x13，低8位r4为0xba，即0x13ba，十进制数5050。

（六）结果讨论与心得体会实验结果和预期结果一致。

以前就用过Keil编程C51，所以使用起来没有什么障碍。

第一次自己编汇编程序，感觉汇编和C还是有很多相通之处，有很多思想和方法可以借鉴。

（七）附录：实验源代码ORG 0000H ;程序运行入口LJMP M AIN ;跳向主程序MAINORG 0030H ;主程序入口MAIN: MOV R2,#01H ;给R2赋初值1，从1开始加MOV R3,#00H ;R3用于存放最终结果的高8位MOV R4,#00H ;R4用于存放最终结果的低8位START: CLR C;Cy位清零CJNE R2,#65H,LOOP ;判断R2是否等于101，如果不相等，就跳到LOOPSJMP RESULT ;R2等于101时，表示已经完成1加到100的运算，跳转到RESULT LOOP: MOV A,R2 ;将R2的值移入累加器ADD A,R4 ;将R4的值加到累加器里MOV R4,A ;将累加器的值移入R4，作为相加后结果的低8位MOV A,R3 ;将R3的值移入累加器ADDC A,#00H ;累加器加0，并且带进位相加，这样做就把低8位进位加上去了MOV R3,A ;将累加器的值移入R3，作为相加后结果的高8位INC R2 ;R2的值加1，递增，作为下一个加数SJMP START ;跳转到START，继续相加RESULT: SJMP RESULT ;显示结果END ;结束。

最新加法器实验报告
实验目的：
本实验旨在验证加法器的基本功能和性能，通过实际操作加深对数字电路中加法运算原理的理解，并掌握加法器的使用方法。

实验设备和材料：
1. 数字逻辑实验板
2. 四位二进制加法器芯片（如74LS83）
3. 电源
4. 示波器或LED灯阵列（用于显示输出结果）
5. 连接线若干
6. 面包板或实验板
实验步骤：
1. 根据加法器芯片的引脚图，正确连接电源至Vcc和GND。

2. 将四位二进制加法器插入实验板，并按照数据手册连接A、B输入端口，以及进位输入端口Cin。

3. 准备两个四位二进制数，分别输入至加法器的A、B端口。

4. 通过开关或按钮设置进位输入Cin为0或1。

5. 打开示波器，连接至加法器的输出端口，观察并记录加法结果。

6. 更改输入数值，重复步骤3至5，进行多次实验以验证加法器的准确性。

实验结果：
在实验中，我们对加法器进行了多次测试，输入了不同的四位二进制数值。

实验数据显示，加法器能够正确地执行加法运算，并且输出的和与预期相符。

在所有测试中，加法器的性能稳定，没有出现误差。

实验结论：
通过本次实验，我们验证了四位二进制加法器的正确性和稳定性。

实验结果表明，加法器是实现数字电路中基本算术运算的重要组件。

此外，实验过程中也加深了对数字逻辑电路设计和功能测试的理解。

一、实验目的1. 理解加法器的基本原理和结构。

2. 掌握加法器的使用方法和调试技巧。

3. 通过实际操作，加深对数字电路基础知识的理解。

二、实验器材1. 实验箱2. 加法器芯片（如741）3. 逻辑分析仪4. 万用表5. 连接线6. 电源三、实验原理加法器是一种基本的数字电路，用于实现两个或多个数字的加法运算。

本实验以半加器和全加器为基础，通过级联实现多位数的加法运算。

1. 半加器：完成两个一位二进制数相加，并产生和与进位。

2. 全加器：在半加器的基础上增加一个进位输入端，实现多位数的加法运算。

四、实验步骤1. 搭建电路：- 将加法器芯片插入实验箱的相应位置。

- 根据实验要求，连接输入端、输出端和电源。

- 使用逻辑分析仪观察输入信号和输出信号。

2. 半加器测试：- 将两个一位二进制数输入到半加器的两个输入端。

- 观察逻辑分析仪的输出，验证半加器的功能。

3. 全加器测试：- 将两个一位二进制数和一个进位信号输入到全加器的三个输入端。

- 观察逻辑分析仪的输出，验证全加器的功能。

4. 多位数加法测试：- 将多位二进制数输入到全加器的相应输入端。

- 观察逻辑分析仪的输出，验证多位数的加法运算。

5. 实验结果分析：- 对比理论计算结果和实验结果，分析实验误差原因。

五、实验结果与分析1. 半加器测试：- 输入：A=0, B=0- 输出：和=0，进位=0- 输入：A=1, B=0- 输出：和=1，进位=0- 输入：A=0, B=1- 输出：和=1，进位=0- 输入：A=1, B=1- 输出：和=0，进位=12. 全加器测试：- 输入：A=0, B=0, 进位=0- 输出：和=0，进位=0- 输入：A=1, B=0, 进位=0- 输出：和=1，进位=0- 输入：A=0, B=1, 进位=0- 输出：和=1，进位=0- 输入：A=1, B=1, 进位=0- 输出：和=0，进位=13. 多位数加法测试：- 输入：A=1010，B=1101，进位=0- 输出：和=10111，进位=1实验结果表明，加法器能够实现预期的功能，实验结果与理论计算基本一致。

四位加法器实验报告四位加法器实验报告一、引言在数字电路的学习中，加法器是一个非常重要的基础电路。

本次实验旨在通过设计和实现四位加法器，加深对数字电路原理的理解，并掌握加法器的设计方法和实现过程。

二、实验目的1. 理解加法器的原理和工作方式；2. 掌握加法器的设计方法和实现过程；3. 学会使用逻辑门电路和触发器构建加法器；4. 验证加法器的正确性和稳定性。

三、实验原理1. 半加器半加器是最基本的加法器，用于实现两个一位二进制数的相加。

其逻辑电路如下：（插入半加器电路图）2. 全加器全加器是由两个半加器和一个或门构成，用于实现三个一位二进制数的相加。

其逻辑电路如下：（插入全加器电路图）3. 四位加法器四位加法器是由四个全加器和一些其他逻辑门组成，用于实现四个四位二进制数的相加。

其逻辑电路如下：（插入四位加法器电路图）四、实验步骤1. 按照电路图连接逻辑门和触发器，搭建四位加法器电路；2. 使用开关设置输入数据，观察输出结果；3. 验证加法器的正确性，将不同的输入数据相加，并手动计算结果进行对比；4. 测试加法器的稳定性，观察输出结果是否随着时间稳定。

五、实验结果与分析通过实验，我们成功搭建了四位加法器电路，并进行了多组数据的测试。

实验结果表明，加法器能够正确地进行四个四位二进制数的相加，并输出正确的结果。

同时，实验中观察到输出结果在一段时间后稳定下来，验证了加法器的稳定性。

六、实验总结本次实验通过设计和实现四位加法器，加深了对数字电路原理的理解，并掌握了加法器的设计方法和实现过程。

通过实验验证了加法器的正确性和稳定性，提高了实际操作能力和解决问题的能力。

同时，实验中还发现了一些问题，比如电路连接错误、输入数据设置错误等，这些问题在实验中及时发现和解决，也对实验结果的准确性起到了保障作用。

在今后的学习中，我们将进一步深入研究数字电路的原理和应用，不断提高自己的实验技能和创新能力。

希望通过这次实验，能够为我们的学习和未来的工作打下坚实的基础。

EDA实验报告书ELSECOUT<='0';END IF;CQ<=CG;CP<=CS;END PROCESS;END BBQ;仿真波形图问题讨论1.设计一个60进制的加法计数器，具体要求与本实验中的24进制计数器相同。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JINZHI60 ISPORT(CLK,RD,EN:IN STD_LOGIC;CQ,CP:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END JINZHI60 ;ARCHITECTURE BBQ OF JINZHI60 ISSIGNAL CS,CG: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,RD,EN)BEGINIF RD='1' THEN CG<="0000"; CS<="0000";ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF (CS="0101" AND CG="1001") THENCG<="0000";CS<="0000";ELSIF CG="1001" THEN CG<="0000";CS<=CS+1;ELSE CG<=CG+1;END IF;END IF;END IF;IF (CS="0101" AND CG="1001") THEN COUT<='1';ELSE COUT<='0';END IF;CQ<=CG;CP<=CS;END PROCESS;END BBQ;2.利用60进制及24进制计数器设计简易数字钟。

2.1加法器实验报告 A5一、实验目的本实验的目的在于，通过对2位二进制数的加法器电路进行建立、测试和验证后，初步掌握数字电路的组成原理，深入理解加法器的运作过程及实现方法，加深对数字电路的理解。

二、实验内容本实验中，我们将学习如何设计、构建并测试一位全加器，并将其扩展为一个简单的2位加法器。

具体来说，将构建一种基于D型触发器和XOR门的全加器电路，并将它连接成一个2位加法器。

除此之外，我们还将通过仿真工具对加法器电路进行模拟，以检验其功能性。

三、实验器材1.电路仿真软件（如MultiSIM或Proteus）2.电路设计工具（如Xilinx或Quartus）3.实验连线板4.数字集成电路器件四、实验原理全加器是一种能够对两个二进制数进行加法并生成进位的电路。

其中，加数A和B称为输入，和S和进位Cout则为输出。

一个简单的全加器可以由两个半加器（Half Adder）组成，其中第一个半加器实现了不带进位的二进制加法，而第二个半加器则实现了进位的加法。

据此，可将半加器设计为XOR门和AND门的组合电路，如下所示：接下来，我们将用D触发器替换AND门，以便掌握使用触发器构建电路的方法，构建并测试一位全加器：其中，D触发器作为时序电路元素具有以下特点：1. D触发器可以确保只在时钟上升沿（CLK=1）时更新输出。

2. 如果D输入为高，Q输出将保持高电平。

4. 如果D输入发生变化，Q输出将在时钟上升沿上更新以反映新的D输入。

上图中，A、B和Cin分别为输入端，S和Cout为输出端。

在此，我们可以根据半加器的定义，将其进一步扩展，设计一个2位全加器电路。

五、实验步骤1. 根据上述原理，使用D触发器和XOR门设计并构建一位全加器电路。

半加器、全加器、串行进位加法器以及超前进位加法器一、实验原理1.一位半加器A和B异或产生和Sum，与产生进位C2.一位全加器将一位半加器集成封装为halfadder元件，使用两个半加器构成一位的全加器3.4位串行进位加法器将一位全加器集成封装为Fulladder元件，使用四个构成串行进位加法器4.超前进位加法器（4位）⑴AddBlock产生并行进位链中的ti(即Cthis)和di（即Cpass），以及本位结果Sum⑵进位链（Cmaker）四位一组并行进位链，假设与或非门的级延迟时间为1.5ty，与非门的延迟时间为1ty，在di和ti产生之后，只需2.5ty就可产生所有全部进位⑶超前进位加法器将以上二者结合起来即可完成，A和B各位作为各个AddBlock的输入，低一位的进位Ci-1作为本位AddBlock的C-1的输入。

各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。

二、实验器材QuartusII仿真软件，实验箱三、实验结果1.串行进位加法器结果2.超前进位加法器结果四、实验结果分析1.实验仿真结果显示串行加法器比超前进位加法器快，部分原因应该是电路结构优化不到位。

另外由于计算的位数比较少，超前进位加法链结构较复杂，所以优势没体现出来，反倒运作的更慢一点。

当位数增加的时候，超前进位加法器会比串行的更快。

2.波形稳定之前出现上下波动，应该与“竞争冒险”出现的情况类似，门的延迟和路径的不同导致了信号变化时到达的时间有先有后，因此在最终结果形成前出现了脉冲尖峰和低谷；另外也可能部分原因由于电路结构优化的不到位所致。

计算机组成原理加法器实验实训报告一、实验目的本次实验旨在通过实际操作加法器电路，加深对计算机组成原理中加法器的理解，掌握加法器的工作原理和实验操作技能。

二、实验内容1. 搭建基本加法器电路2. 进行加法器实验3. 分析实验结果并撰写实验报告三、实验器材和工具1. 电路实验箱2. 电源3. 电路连接线4. 示波器5. 多用途数字实验仪6. 逻辑门集成电路四、实验步骤1. 搭建基本加法器电路1) 将逻辑门集成电路插入电路实验箱中2) 连接逻辑门的输入端和输出端3) 接入电源并进行必要的调试2. 进行加法器实验1) 输入两个二进制数，并将其连接到逻辑门输入端2) 观察输出端的变化3) 调节输入信号，验证加法器的正确性和稳定性3. 分析实验结果1) 记录实验数据2) 分析实验结果，对比理论值和实际值的差异3) 总结实验中的经验和问题，并提出改进建议五、实验数据1. 输入数据：A = 1010B = 11012. 输出数据：Sum = xxxCarryout = 1六、实验结果分析通过实验，我们成功搭建了基本加法器电路，并进行了加法器实验。

实验结果表明，加法器能够正确地对两个二进制数进行加法运算，并输出正确的结果。

通过比对理论值和实际值，我们发现存在一定的偏差，可能是由于电路连接不良或逻辑门延迟等因素导致。

在今后的实验中，我们需要注意电路连接质量和信号延迟，以提高实验结果的准确性和稳定性。

七、实验总结通过本次加法器实验，我们加深了对计算机组成原理中加法器的理解，掌握了基本的加法器实验操作技能。

我们也发现了一些问题并提出了改进建议。

在今后的学习和实验中，我们将继续加强对计算机组成原理的学习，不断提升实验操作能力，为今后的科研工作和实际应用打下坚实的基础。

八、参考资料1. 《计算机组成原理》（第五版），唐朔飞，张善民，电子工业出版社2. 《数字逻辑与计算机设计》（第三版），David M. Harris，Sarah L. Harris，清华大学出版社以上是本次计算机组成原理加法器实验实训报告的全部内容，谢谢阅读。