信号完整性仿真实例

⽤Altium做信号完整性仿真参考⽂档:Performing Signal Integrity AnalysesPutting Signal Integrity in its PlaceFPGA SI Tutorial - Setting UpFPGA SI Tutorial - Checking for Crosstalk⽤Altium做信号完整性仿真的步骤:1.在design->layer stack manager中设置电路板层叠的参数2.在design->rules中设置和信号完整性分析相关的规则3.tools->signal integrity->model assignment为需要仿真的器件添加模型,如IBIS模型4.tools->signal integrity->model assignment->analyze design对所有net进⾏信号完整性分析,这⼀步花的时间要多⼀点5.选择重要信号,进⾏反射和串扰分析5.1 对信号相关的各个引脚的模型进⾏选择5.2 进⾏分析⽤Altium做信号完整性分析的问题:1. 每改变⼀次设计,如改变⼀个电阻的值,都要重新做第3步,这⼀步是对所有信号进⾏分析,花的时间较多,⽽实际上我们关注的只是⼀些重要的信号.总的说来,就是花很多时间分析我们不关注的net,可不可以只对我们关注的net进⾏分析.2. 每做⼀次reanalyze design,⼜要到分析的信号列表中去找关注的信号,信号列表中包括了设计中所有的nets,所以每次都去找关注的信号很⿇烦.3.在对重要信号进⾏反射和串扰分析之前要对相关IC的引脚分配IO脚的输⼊输出模型,在步骤的第3步添加的IBIS模型,不能⾃动的分配到相应的引脚.⽽且每做⼀次reanalyze design,不仅仅要⾯对问题2,还要重新对相关IC的引脚分配IO脚的输⼊输出模型.4.在对信号进⾏反射和串扰之前,对相关IC的引脚分配IO脚的输⼊输出模型时,先选择引脚类型,有TRI,IN, OUT,BI这四种类型供选择,选择了类型之后,在供选择的模型中就列出了库中所有的该类型的模型,⽽不会列出其它类型的模型,这相当于⼀个滤波器的作⽤,⽅便我们选择.但是在⼀些芯⽚的IBIS中还定义了其它的类型,如AD9215的第13脚,类型为CLK.这样的话,由于引脚类型只有四类,没有CLK这⼀类,我们就⽆法使⽤这个模型了.总结起来,先不说AD做信号完整性的准确性,仅仅是问题中的1,2,3就使得我们⽤它来做信号完整性分析很不⽅便,不知道是否是因为我现在⽤的还不好,对⼀些功能还不会使⽤,还是本来就存在这样的问题. 第4个问题说明,有的IBIS中定义的模型是不使⽤的,这样它的准确性就不能保证.。

基于Cadence Allegro SI 16.3的信号完整性仿真信号完整性是指信号在信号线上的质量。

信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。

差的信号完整性不是由某一因素导致的，而是由板级设计中多种因素共同引起的。

特别是在高速电路中，所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题。

具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等。

信号完整性问题由多种因素引起，归结起来有反射、串扰、过冲和下冲、振铃、信号延迟等，其中反射和串扰是引发信号完整性问题的两大主要因素。

反射和我们所熟悉的光经过不连续的介质时都会有部分能量反射回来一样，就是信号在传输线上的回波现象。

此时信号功率没有全部传输到负载处，有一部分被反射回来了。

在高速的PCB中导线必须等效为传输线，按照传输线理论，如果源端与负载端具有相同的阻抗，反射就不会发生了。

如果二者阻抗不匹配就会引起反射，负载会将一部分电压反射回源端。

根据负载阻抗和源阻抗的关系大小不同，反射电压可能为正，也可能为负。

如果反射信号很强，叠加在原信号上，很可能改变逻辑状态，导致接收数据错误。

如果在时钟信号上可能引起时钟沿不单调，进而引起误触发。

一般布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素均会导致此类反射。

另外常有一个输出多个接收，这时不同的布线策略产生的反射对每个接收端的影响也不相同，所以布线策略也是影响反射的一个不可忽视的因素。

串扰是相邻两条信号线之间的不必要的耦合，信号线之间的互感和互容引起线上的噪声。

因此也就把它分为感性串扰和容性串扰，分别引发耦合电流和耦合电压。

当信号的边沿速率低于1ns时，串扰问题就应该考虑了。

如果信号线上有交变的信号电流通过时，会产生交变的磁场，处于磁场中的相邻的信号线会感应出信号电压。

一般PCB板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响。

嘉恒中自高速信号完整性仿真分析第一部分高速信号完整性仿真第二部分高速信号完整性仿真分析第一部分，高速信号完整性仿真第一章信号完整性分析（SI）.....................................错误！未定义书签。

1.1信号完整性分析理论....................................................错误！未定义书签。

1.1.1理想的数字信号波形........................................................错误！未定义书签。

1.1.2数字信号的畸变(或信号不完整)......................................错误！未定义书签。

1.1.3高速信号识别与实例........................................................错误！未定义书签。

1.2信号完整性常见问题....................................................错误！未定义书签。

1.2.1电磁干扰（EMI）和电磁兼容性(EMC)........................错误！未定义书签。

1.2.2信号完整性(signal integrity)............................................错误！未定义书签。

1.2.3反射(reflection)..................................................................错误！未定义书签。

1.2.4串扰(crosstalk)...................................................................错误！未定义书签。

Cadence PCB SI仿真流程——孙海峰高速高密度多层PCB板的SI/EMC(信号完整性/电磁兼容)问题长久以来一直是设计者所面对的最大挑战。

然而，随着主流的MCU、DSP和处理器大多工作在100MHz以上(有些甚至工作于GHz级以上)，以及越来越多的高速I/O埠和RF前端也都工作在GHz级以上，再加上应用系统的小型化趋势导致的PCB 空间缩小问题，使得目前的高速高密度PCB板设计已经变得越来越普遍。

许多产业分析师指出，在进入21世纪以后，80%以上的多层PCB设计都将会针对高速电路。

高速讯号会导致PCB板上的长互连走线产生传输线效应，它使得PCB设计者必须考虑传输线的延迟和阻抗搭配问题，因为接收端和驱动端的阻抗不搭配都会在传输在线产生反射讯号，而严重影响到讯号的完整性。

另一方面，高密度PCB板上的高速讯号或频率走线则会对间距越来越小的相邻走线产生很难准确量化的串扰与EMC问题。

SI和EMC的问题将会导致PCB设计过程的反复，而使得产品的开发周期一再延误。

一般来说，高速高密度PCB需要复杂的阻抗受控布线策略才能确保电路正常工作。

随着新型组件的电压越来越低、PCB板密度越来越大、边缘转换速率越来越快，以及开发周期越来越短，SI/EMC挑战便日趋严峻。

为了达到这个挑战的要求，目前的PCB设计者必须采用新的方法来确保其PCB设计的可行性与可制造性。

过去的传统设计规则已经无法满足今日的时序和讯号完整性要求，而必须采取包含仿真功能的新款工具才足以确保设计成功。

Cadence的Allegro PCB SI提供了一种弹性化且整合的信号完整性问题解决方案，它是一种完整的SI/PI(功率完整性)/EMI问题的协同解决方案，适用于高速PCB设计周期的每个阶段，并解决与电气性能相关的问题。

Allegro PCB SI信号完整性分析的操作步骤，就是接下来将要介绍的。

一、Allegro PCB SI分析前准备：1、准备需要分析的PCB，如下图；2、SI分析前的相关设置，执行T ools/Setup Advisor,进入Database Setup Advisor 对话框，进行SI分析前的设置；（1）设置PCB叠层的材料、阻抗等，点击Edit Cross section，进入叠层阻抗等设置界面。

信号完整性与电源完整性的仿真分析与设计1简介信号完整性是指信号在通过一定距离的传输路径后在特定接收端口相对指定发送端口信号的还原程度。

在讨论信号完整性设计性能时，如指定不同的收发参考端口，则对信号还原程度会用不同的指标来描述。

通常指定的收发参考端口是发送芯片输出处及接收芯片输入处的波形可测点，此时对信号还原程度主要依靠上升/下降及保持时间等指标来进行描述。

而如果指定的参考收发端口是在信道编码器输入端及解码器输出端时，对信号还原程度的描述将会依靠误码率来描述。

电源完整性是指系统供电电源在经过一定的传输网络后在指定器件端口相对该器件对工作电源要求的符合程度。

同样，对于同一系统中同一个器件的正常工作条件而言，如果指定的端口不同，其工作电源要求也不同（在随后的例子中将会直观地看到这一点）。

通常指定的器件参考端口是芯片电源及地连接引脚处的可测点，此时该芯片的产品手册应给出该端口处的相应指标，常用纹波大小或者电压最大偏离范围来表征。

图一是一个典型背板信号传输的系统示意图。

本文中“系统”一词包含信号传输所需的所有相关硬件及软件，包括芯片、封装与PCB板的物理结构，电源及电源传输网络，所有相关电路实现以及信号通信所需的协议等。

从设计目的而言，需要硬件提供可制作的支撑及电信号有源/无源互联结构；需要软件提供信号传递的传输协议以及数据内容。

图1 背板信号传输的系统示意图在本文的以下内容中，将会看到由于这些支撑与互联结构对电信号的传输呈现出一定的频率选择性衰减，从而会使设计者产生对信号完整性及电源完整性的担忧。

而不同传输协议及不同数据内容的表达方式对相同传输环境具备不同适应能力，使得设计者需要进一步根据实际的传输环境来选择或优化可行的传输协议及数据内容表达方式。

为描述方便起见以下用“完整性设计与分析”来指代“信号完整性与电源完整性设计与分析”。

2 版图完整性问题、分析与设计上述背板系统中的硬件支撑及无源互联结构基本上都在一种层叠平板结构上实现。

信号完整性与电源完整性的仿真分析与设计李荔博士leo_le@安捷伦科技1简介信号完整性是指信号在通过一定距离的传输路径后在特定接收端口相对指定发送端口信号的还原程度。

在讨论信号完整性设计性能时，如指定不同的收发参考端口，则对信号还原程度会用不同的指标来描述。

通常指定的收发参考端口是发送芯片输出处及接收芯片输入处的波形可测点，此时对信号还原程度主要依靠上升/下降及保持时间等指标来进行描述。

而如果指定的参考收发端口是在信道编码器输入端及解码器输出端时，对信号还原程度的描述将会依靠误码率来描述。

电源完整性是指系统供电电源在经过一定的传输网络后在指定器件端口相对该器件对工作电源要求的符合程度。

同样，对于同一系统中同一个器件的正常工作条件而言，如果指定的端口不同，其工作电源要求也不同（在随后的例子中将会直观地看到这一点）。

通常指定的器件参考端口是芯片电源及地连接引脚处的可测点，此时该芯片的产品手册应给出该端口处的相应指标，常用纹波大小或者电压最大偏离范围来表征。

图一是一个典型背板信号传输的系统示意图。

本文中“系统”一词包含信号传输所需的所有相关硬件及软件，包括芯片、封装与PCB板的物理结构，电源及电源传输网络，所有相关电路实现以及信号通信所需的协议等。

从设计目的而言，需要硬件提供可制作的支撑及电信号有源/无源互联结构；需要软件提供信号传递的传输协议以及数据内容。

1001010…图1 背板信号传输的系统示意图在本文的以下内容中，将会看到由于这些支撑与互联结构对电信号的传输呈现出一定的频率选择性衰减，从而会使设计者产生对信号完整性及电源完整性的担忧。

而不同传输协议及不同数据内容的表达方式对相同传输环境具备不同适应能力，使得设计者需要进一步根据实际的传输环境来选择或优化可行的传输协议及数据内容表达方式。

为描述方便起见以下用“完整性设计与分析”来指代“信号完整性与电源完整性设计与分析”。

2 版图完整性问题、分析与设计上述背板系统中的硬件支撑及无源互联结构基本上都在一种层叠平板结构上实现。

电路板级的信号完整性问题和仿真分析摘要：今天随着电子技术的发展，电路板设计中的信号完整性问题已成为PCB设计者必须面对的问题。

信号完整性指的是什么？信号在电路中传输的质量。

由于电子产品向高速、微型化的发展，导致集成电路开关速度的加快，产生了信号完整性问题。

常见的问题有反弹、振铃、地弹和串扰等等。

这些问题将会对电路板设计产生怎样的影响？通过理论分析探讨，找到解决它们的一些途径。

传统的PCB设计是在样机中去测试问题，极大的降低了产品设计的效率。

使用EDA工具分析，可以将问题在计算机中进行暴露处理，降低问题的出现，提高产品的设计效率。

这里以Altium Designer 6.0工具为例，介绍分析解决部分信号完整性问题的方法。

关键词：信号完整性 Altium Designer 6.0 仿真分析[中图分类号] O59 [文献标识码] A [文章编号] 1000-7326（2012）04-0125-0320世纪初叶，科学家先后发明了真空二极管和三极管，它代表人类进入了电子技术时代。

随后半导体晶体管和集成电路的出现，将电子技术推向了一个新的时期。

特别是IC芯片的发展，使电子产品越来越趋向于小型化、高速化、数字化。

但同时却给电子设计带来一个新的问题：体积减小导致电路的布局布线密度变大，而同时信号的频率也在迅速提高，如何处理越来越快的信号。

这就是我们硬件设计中遇到的最核心问题：信号完整性。

为什么我们以前在学校学习和电子制作中没有遇到呢？那是因为在模拟电路中，采用的是单频或窄频带信号，我们关心的只是电路的信噪比，没有去考虑信号波形和波形畸变；而在数字电路中，电平跳变的信号上升时间比较长，一般为几个纳秒。

元件间的布线不会影响电路的信号，所以都没有去考虑信号完整性问题。

但是今天，随着GHz时代的到来，很多IC的开关速度都在皮秒级别，同时由于对低功耗的追求，芯片内核电压越来越低，电子系统所能容忍的噪声余量越来越小，那么电路设计中的信号完整性问题就突现出来了。

HSPICE信号完整性应用举例在用HSPICE分析高速数字信号完整性过程中，一般把整个电路分成很多部分写成子电路或整理成库，需要这样做的包括，数据产生器、缓冲器、传输线、封装模型和连接器等等。

如下图所示：而最主要的就是两个部分，其一是IBIS模型（.ibs文件，可以表示缓冲器及其内部封装寄生参数部分），其二是S参数模型（.snp文件，可以表示传输线、封装、连接器等等部分），本文将先介绍HSPICE 关于IBIS的应用，然后介绍其关于IBIS模型和S参数混合仿真的例子。

（1）假如有下面一拓扑结构有待仿真（IBIS应用例子）：如图所示，每根传输线的特性阻抗为50欧，延迟为0.5ns，每段负载电容为8pf，IBIS文件采用mysimple_buffer.ibs，模型采用special_IO，类型为output buffer（见附录），下面只用SQ signal explorer 和HSPICE来进行仿真。

① SQ signal explorer其拓扑结构图如下：其仿真波形如下：② HSPICE仿真网表如下：* IBIS Buffer Test.option post.tran 0.01n 50nvin in 0 pulse(0V 5V 0n 1n 1n 8n 20n) x1 in out bufferhhttline1 out 0 out1 0 ZO=50 TD=0.5n tline2 out1 0 out2 0 ZO=50 TD=0.5n tline3 out2 0 out3 0 ZO=50 TD=0.5nc1 out1 0 8pc2 out2 0 8pc3 out3 0 8p.subckt bufferhht nd_in0 nd_out0b_op_0 nd_pu0 nd_pd0 nd_out nd_in0 + file = 'mysimple_buffer.ibs'+ model = 'special_IO'+typ=typ power=on buffer=2 interpol=1 xpin nd_out nd_out0 pkg.ends.subckt pkg nd_out nd_out0r_pkg nd_out_c nd_out0 12mc_pkg nd_out_c 0 2pl_pkg nd_out nd_out_c 2n.ends.print v(in) v(out) v(out1) v(out2) v(out3) .end其仿真波形如下：（2）假如拓扑结构变成下图（混合仿真例子）下面给出混合仿真的SPICE网表：* IBIS and s-parameter Test(signal integrity test) .option post.tran 0.01n 50nvin in 0 pulse(0V 5V 0n 1n 1n 8n 20n)x1 in out bufferhhtS1 out out1 0 mname=s_model.model s_model S TSTONEFILE=lunwen1.s2pr1 out1 0 1meg.subckt bufferhht nd_in0 nd_out0b_op_0 nd_pu0 nd_pd0 nd_out nd_in0+ file = 'mysimple_buffer.ibs'+ model = 'special_IO'+typ=typ power=on buffer=2 interpol=1xpin nd_out nd_out0 pkg.ends.subckt pkg nd_out nd_out0r_pkg nd_out_c nd_out0 12mc_pkg nd_out_c 0 2pl_pkg nd_out nd_out_c 2n.ends.print v(in) v(out) v(out1).end仿真结果如下：至此，我们可以进行延迟、反射、阻抗不连续（比如过孔、拐带等等，这些都可以通过场仿真得到的S参数来解决）等信号完整性问题，同步切换噪声等电源完整性问题将在后面的文章中阐述。

串扰仿真分析：
根据无损传输线特征阻抗公式计算得到特征阻抗为62欧姆。

图中三条传输线均是在第三层的带状线，其传输速度由ns inch v r r /8.11ε=
计算得到
5.69inch/ns.在12inch 的传输线上传输延迟则为2.108ns.
三条传输线的驱动端和接收端信号均一样。

TL2驱动端设置了保持输出为低电平，如图上显示的0所示。

对TL1，TL3对TL2的串扰仿真如下图1、图2所示.图中只显示了u2端信号。

U2.3和U2.1信号完全相同，曲线重合。

图1
如图1所示，TL1和TL3延迟约2.2ns（对应上述的计算结果）。

TL2驱动端设置了保持输出为低电平，故在TL1和TL3对其产生串扰前TL2保持低电平不变。

一旦其来到，TL2即刻（仿真图上显示TL2产生串扰的时间比TL1和TL3到来的时间延迟约100ps）产生串扰信号。

图2
图2显示串扰的较长时间波形。

显示的结果表明U2.2比U2.1和U2.3延迟。

此处的问题是串扰信号产生的延迟时间如何计算？通过波形图还可以得出U2.1和U2.3对串扰信号U2.2峰峰值产生叠加作用（此处是否是叠加，有待确认）。

图3
经过一定时间后信号衰减至0.
分别观察TL1、TL2、TL3驱动端和接收端的信号波形，如下图4、图5、图6所示(这些是截图显示的，上图是复制保存的)：
图4思考：串扰之后为什么U2.1得到负电平信号？
图5思考：U2.1U2.3上的信号如何串扰到U2.2上的/?
图6
如果修改耦合方向couping direction则耦合结果会是什么样的呢？下一篇将一起探讨。