基于FPGA直接数字频率合成器的设计

２００８年２月　电　脑　学　习　第１期　

基于ＭＣＵ＋ＦＰＧＡ双系统架构下的　

直接数字频率合成技术设计　

王海燕’　高之圣　王守权”　

摘　要：介绍了ＤＤＳ技术在ＭＣＵ＋ＦＰＧＡ双系统的一种实现方法。重点介绍了ＭＣＵ的控制系统设计与现场可编程　

逻辑门阵列ＦＰＧＡ实现直接数字频率合成的原理及其电路结构．并给出了利用ＡＬ１ＥＩ　公司的Ｆｌｅｘ１０Ｋ系　

列ＥＰＦ１０Ｋ１０ＬＣ８４—４设计实现方案。　

关键词：直接数字频率合成（ＤＤＳ）　ＭＣＵ　现场可编程逻辑门阵列ｆ　ＦＰＧＡ）　

中图分类号：ＴＮ７４１　文献标识码：Ｂ　文章编号：１００２—２４２２（２００８）０１－００１３—０２　

Ｄｅｓｉｇｎ　ｏｆ　Ｄｉｒｅｃｔ　Ｄｉｇｉｔａｌ　Ｆｒｅｑｕｅｎｃｙ　Ｓｙｎｔｈｅｓｉｓ　ｏｎ　ｔｈｅ　ｈａｓｉｓ　ｏｆ　ＭＣＵ　ａｎｄ　ＦＰＧＡ　

Ｗａｎｇ　Ｈｍｙａｎ　Ｇａｏ　Ｚｈｉｓｈｅｎｇ　Ｗａｎｇ　Ｓｈｏｕｑｕａｎ　

Ａｂｓｔｒａｃｔ：　

Ｋｅｙｗｏｒｄ：　Ａ　ｍｅｔｈｏｄ　ｏｆ　ａｃｈｉｅｖｉｎｇ　ＤＤＳ　ｔｈｒｏｕｇｈ　ＭＣＵ　ａｎｄ　ＦＰＧＡ　ｉｓ　ｇｉｖｅｎ　ｉｎ　ｔｈｅ　ｐａｐｅＬ　ｔｈｅｎ　ｔｈｅ　ｃｏｎｔｒｏｌｌｉｎｇ　ｃｉｒｃｕｉｔ　ｂｙ　

ＭＣＵ　ａｎｄ　ｔｈｅ　ｐｒｉｅｉｐｌｅ　ａｎｄ　ｉｔｓ　ｃｉｒｃｕｉｔ　ｂｙ　ＦＰＧＡ　ａｒｅ　ｅｍｐｈａｓｉｚｅｄ．Ａｔ　ｌａｓｔ　ｔｈｅ　ｄｅｓｉｇｎ　ｉｓ　ｓｕｃｃｅｅｄｅｄ　ｂｙ　ＥＰＦ１—　

０Ｋ１０Ｌｃ８４—４　ｏｆ　ｆｌｅｘ　１０ｋ　ｆａｍｉｌｙ　ｐｒｏｄｕｃｅｄ　ｂｙ　ＡＬＴＥＲＡ　ｃｏｍｐａｎｙ．　

Ｄｉｒｅｃｔ　Ｄｉｇｉｔａｌ　Ｆｒｅｑｕｅｎｃｙ　Ｓｙｎｔｈｅｓｉｓ　Ｍｉｃｒｏ—ｃｏｎｔｒｏｌ　Ｕｎｉｔ　Ｆｉｅｌｄ　Ｐｒｏｇｒａｍ　Ｌｏｇｉｃ　Ｇａｔｅ　Ａｒｒａｙ　

ＤＤＳ技术在相对带宽、频率转换时间、相位连续性、高　

分辨率以及集成化等一系列性能指标方面已远远超过了　

基于FPGA的DDS信号发生器设计分析

摘要：随着现代电子技术的飞速发展，直接数字频率合成DDS 技术逐渐被广泛使用，DDS 是目前数据调度常用的数据分发技术，此技术能够有效结合数据服务质量要求，完成数据分发操作。为此提出基于FPGA的DDS信号发生器设计，以提升信号发生器精度效果。

关键词：FPGA；DDS；信号发生器；设计；

1 DDS数据分发模型设计

网络层云服务器采用的DDS数据分发模型结构如图1所示。DDS数据分发模型中，将数据库云平台中的数据发送端看作为发布者，数据写入者为数据采集端，而订阅者与读入者即为云平台中的数据接收端。DDS数据分发模型的身份主要是通信数据库云平台中，通信网络的中间件，此模型能够为通信数据库云平台提供通信数据分发服务，让通信数据可以快速分发传输，从而避免出现数据拥塞问题。

图 1 基于 DDS 的通信数据库云平台

2系统硬件设计

2.1硬件整体方案 函数信号发生器的硬件系统主要包括MCU控制电路，FPGA构成的DDS发生器、DAC转换和低通滤波电路，及一些用于输入输出的器件等。按键输入和LCD输出显示主要由MCU负责控制，MCU然后将输入的信号运算处理后发送给FPGA，FPGA根据输入的各种参数在ROM表中寻址，同时输出对应控制的波形、频率和幅度的数字信号，最后经过DA转换为对应的模拟电压信号，在经过一个低通滤波器使得模拟电压信号变得平滑。

2.2硬件模块

电路系统的硬件电路主要分为两个部分，一是系统主控电路，二是DDS信号发生器电路。系统主控电路包括以STM32F103C8T6为主控的最小系统板、四路用户按键输入、OLED显示屏输出（SPI）、UART通信连接上位机、硬件SPI连接FPGA负责信号数据传输。DDS信号发生器电路，其中的FPGA模块的核心芯片为LatticeLCMXO2-4000HC-4MG132，其模块上内置8路输出LED指示灯、4路按键输入、4路拨码输入和两位数码管输出灯资源。DAC芯片采用3PEAK的高速10位DAC芯片3PD5651E，采样速率125MSPS，CMOS数模转换器。本系统中采用12MHz的外部晶振经过PLL倍频为120MHz小于DAC芯片的最大采样速率，符合使用要求。

信息技术　ＳＣＩＥＮＣＥ＆ＴＥＣＨＮ０Ｌ０ＧＹ　匪圆　基于Ｆ　Ｐ　Ｇ　Ａ的Ｄ　Ｄ　Ｓ设计①　经超　丁富舜　（南京晓庄学院　江苏南京　２１１　１　７１）　摘要：本文首先论述了直接数字频率合成（ＤＤｓ）技术的发展，并将直接数字频率合成技术与传统的频率合成技术进行了比较。然后深入　研究了ＤＤＳ的工作原理和基本结构，阐述了基于可蝙程逻辑器件（ＦＰＧＡ）实现ＤＤｓ技术的意义。重点介绍了ＤＤＳ）ｄ￣术在ＦＰＧＡ￣的实现方法。　在系统设计的过程中，本文以Ａｌｔｅｒａ￣＼司的ＦＰＧＡ芯片ＥＰ２Ｃ５Ｔ１４４Ｃ８为核心，利用开发工－￣ｃＱｕａｒｔｕｓ　ＩＩＩ｛：件，实现ＤＤｓ设计。　关键词：可鳊程逻辑器件　直接数字频率合成　函数信号发生器　中图分类号：Ｇ６４　文献标识码：Ａ　文章编号：１６７２—３７９１（２０１４）０１（ｃ）一００２７—０２　信号发生器又称信号源或振荡器，在　生产实践和科技领域中有着广泛的应用。　能够产生多种波形，如三角波、锯齿波、方　波、正弦波。正弦波的电路被称为函数信号　发生器。随着可编程逻辑器件（ＦＰＧＡ）的不　断发展，直接数字频率合成（ＤＤＳ）技术应用　的愈加成熟，利用ＤＤＳ原理在ＦＰＧＡ平台上　开发高性能的多种波形信号发生器与基于　ＤＤＳ芯片的信号发生器相比，成本更低，操　作更加灵活，而且还能根据要求在线更新　配置，系统开发趋于软件化。　１总体设计方案　ＤＤＳ的基本原理是利用采样定量，通过　查表法产生波形。ＤＤＳ的结构有很多种，其　基本的电路原理可用图１来表示。　２内部模块设计　２．１相位累加器模块　相位累加主要是利用频率控制字和相　位控制字来累加出寻址地址，Ｎ＝Ｎ＋Ｍ；　ａｄｄｒｅｓｓ＝Ｎ＋Ｐ；其中Ｎ为累加寄存器，初期为　０；Ｍ为频率控制字；ａｄｄｒｅｓｓ为寻址地址。模　块端口有：时钟输入端口（接顶层模块　２０　ＭＨｚ时钟），复位输入端口（接顶层模块复　位端），１０位频率控制字输入端口和１０位相　位控制输入端口（分别接顶层模块的１０位频　率控制字输入端口和１０位相位控制输入端　口），地址输出端口（将地址通过顶层模块传　送给ｒｏｍ模块，１０位）（见图２）。　累加器ＶＨＤＬ程序：　ｌｉｂｒａｒｙ　ｉｅｅｅ；　ｕｓｅ　ｉｅｅｅ．ｓｔｄｌｏｇｉｃ１　１６４．ａｌｌ；　ｕｓｅ　ｉｅｅｅ．ｓｔｄ＿ｌｏｇｉｃ—ｕｎｓｉｇｎｅｄ．ａｌｌ；　ｅｎｔｉｔｙ　ｋ４　ｉｓ　ＰＯ　ｒｔ（Ｃｌｋ—ｉｎ：　ｉｎ　ｓｔｄ—ｌＯｇｉＣ；　基准时钟　ｓｕｍ：ｏｕｔ　ｓｔｄｌｏｇｉｃｖｅｃｔｏｒ（９　ｄｏｗｎｔｏ　０））；　一一输出地址　ｅｎｄ　ｅｎｔｉｔｙ；　ａｒｃｈｉｔｅｃｔｕｒｅ　ｂｅｈａｖｅ　ｏｆ　ｋ４　ｉｓ　ｓｉｇｎａｌ　ｔｅｍｐ：　ｓｔｄｌｏｇｉｃ—ｖｅｃｔｏｒ（１　１　ｄｏｗｎｔｏ　０）：＝”００００００００００００”；　一一地址　累加寄存器　ｂｅｇｉｎ　ｐｒｏｃｅｓｓ（ｃｌｋ—ｉｎ）　ｂｅｇｉｎ　ｉｆ（ｃｌ！￣ｉｎ　ｅｖｅｎｔ　ａｎｄ　ｃｌｋ＿ｉｎ＝。１’）ｔｈｅｎ　ｔｅｍｐ＜＝ｔｅｍｐ＋５８５；　ｅｎｄ　ｉｆ；　

基于FPGA的直接数字频率合成器的设计和实现

概述

直接数字频率合成技术(Direct Digital Frequency Synthesis,即DDFS,一般简称DDS)，是从相位概念出发直接合成所需要波形的一种新的频率合成技术。目前各大芯片制造厂商都相继推出采用先进CMOS工艺生产的高性能、多功能的DDS芯片,为电路设计者提供了多种选择。然而在某些场合，专用DDS芯片在控制方式、置频速率等方面与系统的要求差距很大，这时如果用高性能的FPGA器件来设计符合自己需要的DDS电路，就是一个很好的解决方法。

ACEX 1K器件是Altera公司着眼于通信、音频处理及类似场合的应用而推出的芯片系列,总的来看将会逐步取代FLEX

10K 系列，成为首选的中规模器件产品。它具有如下优点：

* 高性能。ACEX 1K器件采用查找表(LUT)和EAB(嵌入式阵列块)相结合的结构，特别适用于实现复杂逻辑功能和存储器功能，例如通信中应用的DSP、多通道数据处理、数据传递和微控制等。

* 高密度。典型门数为1万到10万门，有多达49,152位的RAM(每个EAB有4,096位RAM)。

* 系统性能。器件内核采用2.5V电压，功耗低，能够提供高达250MHz的双向I/O功能，完全支持33MHz和66MHz的PCI局部总线标准。

* 灵活的内部互联。具有快速连续式、延时可预测的快速通道互连；能提供实现快速加法器、计数器、乘法器和比较器等算术功能的专用进位链和实现高速多扇入逻辑功能的专用级联链。

本次设计采用的是ACEX EP1K50,典型门数50000门，逻辑单元2880个,嵌入系统块10个，完全符合单片实现DDS电路的要求。设计工具为Altera的下一代设计工具Quartus软件。

DDS的工作原理

和电路结构

图1所示是一个基本的DDS电路工作原理框图。DDS以数控振荡器的方式，产生频率、相位可控制的正弦波。电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器(LPF)。其中：