P-3
DDR DDR DDR相關概念相關概念
DDR差分时钟的作用:CK 反相的CK#保证了触发时机的准确性
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1. 內存總容量P-6 邏輯邏輯BANK (Logical Bank,簡稱(SPD中也有)
Spec中会有如下表示,就说明每个单元格中的数据为8bit.
芯片位寬
内存芯片一次传输的数据量就是芯片位宽(單位bit).一个L-bank的總单元数=
芯片初始化
充电/刷新/模式寄存器(MR，Mode Register)的设置，简称MRS 片选/L-bank 选址/行地址
CL(CAS Latency CL(CAS Latency，，CAS CAS 潜伏期潜伏期潜伏期):):CAS 与读取命令发出到第一笔数据输出的这段时间,被定义为CL 的单位与tRCD一样,为时钟周期数,可用BIOS在MRS阶段设置,也需在spec 范围内.
列地址/读写命令 读 写
在发出写入命令后,DQS 与\写入数据要等一段时间才会送达,这个周期被称为DQS 相对于写入命令的延迟时间(tDQSS , WRITE Command to the first corresponding rising edge of DQS)
突发(Burst)是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输所涉及到存储单元(列)的数量就是突发长度(Burst Lengths ，简称BL) ,Spec 中标识如下:
8bit pre-fetch 技术
PC3L-12800
DDR3L 1600
8bit pre-fetch
P-141410
8 Bank
MR 时钟
行/列有效
片选写有效RST 行/列地址
Bank 地址
648
DQ[7:0]
CLK EA测试表
P-16
CLK EA测试表1.Vix 定义:差分输入交叉点电压相对于VDD/2 之间的电压差.
2.Jitter 定义:Period Jitter是多个周期内对时钟周期的变化进行统计与测量的结果.
CLK EA测试表
3. Slew Rate (V/ns):单位时间内(这里是指1ns),上升或下降的电压值.
DDR
DDR--EA
Name\ Spec.Vmax.(v)
Rising slew
rate
(0.925v ~
0.75v)
Vmin.(v)
Falling slew
rate
(0.75v ~
0.575v)
Vih
(Ringback)
Vil
(Ringback)
Setup Time Hold Time
寻址EA测试表
寻址EA测试表
1.Vih /Vil
Vih
Vil
DDR--EA
DDR
寻址EA测试表
2. Setup/Hold Time:
保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间.
Data测试表
说明
芯片密度
数据速率
P-23
1.容量增加的原因:3DS（3-Dimensional Stack，三维堆叠）技术,的允许下,堆叠封装能够大大实现产品小型化.在DDR4上,堆叠封装主要用TSV 4GB 1Rx8 PC3L-12800S-11-13-B3
4GB 1Rx8 512M x 64-Bit DDR3L-1600CL11 204-Pin SODIMM DDR3DDR3與與DDR4
3.芯片区组DDR3 1颗内存芯片Bank 数量一般为8,
4.延迟锁定回路(DLL)
DDR SDRAM 有两个时钟,一个是外部的总线时钟,一个是内部的工作时钟,在理时钟频率测量法CFM时钟比较法CC
5.片内终结（ODT，On-Die Termination）
所谓的终结,就是让信号被电路的终端被吸收掉,而不会在电路上形成反射,主要由一排终结电阻构成,可有效減小反射/信噪比,ODT 就是将电阻移植到了芯片内部.
P-25 SPD : Serial Presence Detect,内存内部讯号检测装置
Byte Number 0
Byte Number 16
Byte Number
32
注
1.SPD字节数通常为128或176字节。
字节0 :Number of Serial PD Bytes Written / SPD Device Size / CRC Coverage
P-31
