DDR3基础知识介绍PPT

【精品博文】DDR扫盲——DDR3基础知识Burst Length为固定的BC4和BL8，它们在“on the fly”能够和读命令或者写命令通过A12/BC引脚进行选择。

RL为总的读取潜伏期，其被定义为Additive Latency(AL)+CAS Latency(CL)；CAS Latency为读取潜伏，为内部读命令和第一个bit有效数据输出之间的时钟周期；Additive Latency为附加潜伏期，它的作用为使命令和数据总线更有效，即允许读或者写命令紧跟有效命令；CAS Write Latency（CWL）列写潜伏期，被定义为内部写命令和第一个bit有效数据输入之间的时钟周期延时；DDR3 SDRAM 不支持半周期潜伏，总的写潜伏为Write Latency(WL)=Additive Latency(AL)+CAS·tDQSCK是差分时钟的交叉点到数据选通脉冲的交叉点的时间；·tQSH是DQS的差分输出高电平时间；·tQSL是DQS的差分输出低电平时间；·tDQSQ是最近数据选通脉冲到数据有效的时间；·tQH是数据选通脉冲到最早的无效数据无法正确判断数据是否为1的时间；读时序ODT（On-Termination）提供打开和关闭终结电阻的功能，该功能只为DQ、DQS、/DQS和DM管脚开放；地址/命令建立时间、保持时间和降额tis(total setup time)=tis(base)+ ∆tistih(total setup time)=tih(base)+ ∆tih数据建立时间、保持时间和降额tDS(total setup time)=tDS(base)+ ∆tDStDH(total hold time)=tDH(base)+ ∆tDH。

P-3DDR DDR DDR相關概念相關概念DDR差分时钟的作用:CK 反相的CK#保证了触发时机的准确性1 2 3 4 5 6 7 8 901. 內存總容量P-6 邏輯邏輯BANK (Logical Bank,簡稱(SPD中也有)Spec中会有如下表示,就说明每个单元格中的数据为8bit.芯片位寬内存芯片一次传输的数据量就是芯片位宽(單位bit).一个L-bank的總单元数=芯片初始化充电/刷新/模式寄存器(MR，Mode Register)的设置，简称MRS 片选/L-bank 选址/行地址CL(CAS Latency CL(CAS Latency，，CAS CAS 潜伏期潜伏期潜伏期):):CAS 与读取命令发出到第一笔数据输出的这段时间,被定义为CL 的单位与tRCD一样,为时钟周期数,可用BIOS在MRS阶段设置,也需在spec 范围内.列地址/读写命令 读 写在发出写入命令后,DQS 与\写入数据要等一段时间才会送达,这个周期被称为DQS 相对于写入命令的延迟时间(tDQSS , WRITE Command to the first corresponding rising edge of DQS)突发(Burst)是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输所涉及到存储单元(列)的数量就是突发长度(Burst Lengths ，简称BL) ,Spec 中标识如下:8bit pre-fetch 技术PC3L-12800DDR3L 16008bit pre-fetchP-1414108 BankMR 时钟行/列有效片选写有效RST 行/列地址Bank 地址648DQ[7:0]CLK EA测试表P-16CLK EA测试表1.Vix 定义:差分输入交叉点电压相对于VDD/2 之间的电压差.2.Jitter 定义:Period Jitter是多个周期内对时钟周期的变化进行统计与测量的结果.CLK EA测试表3. Slew Rate (V/ns):单位时间内(这里是指1ns),上升或下降的电压值.DDRDDR--EAName\ Spec.Vmax.(v)Rising slewrate(0.925v ~0.75v)Vmin.(v)Falling slewrate(0.75v ~0.575v)Vih(Ringback)Vil(Ringback)Setup Time Hold Time寻址EA测试表寻址EA测试表1.Vih /VilVihVilDDR--EADDR寻址EA测试表2. Setup/Hold Time:保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间.Data测试表说明芯片密度数据速率P-231.容量增加的原因:3DS（3-Dimensional Stack，三维堆叠）技术,的允许下,堆叠封装能够大大实现产品小型化.在DDR4上,堆叠封装主要用TSV 4GB 1Rx8 PC3L-12800S-11-13-B34GB 1Rx8 512M x 64-Bit DDR3L-1600CL11 204-Pin SODIMM DDR3DDR3與與DDR43.芯片区组DDR3 1颗内存芯片Bank 数量一般为8,4.延迟锁定回路(DLL)DDR SDRAM 有两个时钟,一个是外部的总线时钟,一个是内部的工作时钟,在理时钟频率测量法CFM时钟比较法CC5.片内终结（ODT，On-Die Termination）所谓的终结,就是让信号被电路的终端被吸收掉,而不会在电路上形成反射,主要由一排终结电阻构成,可有效減小反射/信噪比,ODT 就是将电阻移植到了芯片内部.P-25 SPD : Serial Presence Detect,内存内部讯号检测装置Byte Number 0Byte Number 16Byte Number32注1.SPD字节数通常为128或176字节。

DDR3基本知识一、DDR3简介DDR3（double-data-rate three synchronous dynamic random access memory）是应用在计算机及电子产品领域的一种高带宽并行数据总线。

DDR3在DDR2的基础上继承发展而来，其数据传输速度为DDR2的两倍。

同时，DDR3标准可以使单颗内存芯片的容量更为扩大，达到512Mb至8Gb，从而使采用DDR3芯片的内存条容量扩大到最高16GB。

此外，DDR3的工作电压降低为1.5V，比采用1.8V的DDR2省电30%左右。

说到底，这些指标上的提升在技术上最大的支撑来自于芯片制造工艺的提升，90nm甚至更先进的45nm制造工艺使得同样功能的MOS管可以制造的更小，从而带来更快、更密、更省电的技术提升。

DDR3的发展实在不能说是顺利，虽然在2005年就已经有最初的标准发布并于2007年应用于Intel P35 “Bearlake”芯片组上，但并没有像业界预想的那样很快替代DDR2，这中间还经历了对SDRAM业界影响深远的金融危机，不但使DDR3占领市场的速度更加减慢，还使DDR3在技术上一度走在世界领先地位的内存大厂奇梦达倒闭，实在是让人惋惜。

虽然如此，DDR3现今是并行SDRAM家族中速度最快的成熟标准，JEDEC标准规定的DDR3最高速度可达1600MT/s（注，1MT/s即为每秒钟一百万次传输）。

不仅如此，内存厂商还可以生产速度高于JEDEC标准的DDR3产品，如速度为2000MT/s的DDR3产品，甚至有报道称其最高速度可高达2500MT/s。

二、DDR存储器特性1) 时钟的上升和下降沿同时传输数据DDR存储器的主要优势就是能够同时在时钟循环的上升和下降沿提取数据，从而把给定时钟频率的数据速率提高1倍。

例如，在DDR200器件中，数据传输频率为200 MHz，而总线速度则为100 MHz。

2) 工作电压低DDR1、DDR2和DDR3存储器的电压分别为2.5、1.8和1.5V，因此与采用3.3V的正常SDRAM芯片组相比，它们在电源管理中产生的热量更少，效率更高。

ddr3芯片手册使用手册概述：欢迎阅读DDR3芯片手册。

本手册旨在向读者介绍DDR3芯片的基本知识，以及如何正确使用和优化DDR3芯片的性能。

1. DDR3芯片简介DDR3（Double Data Rate 3）是一种高速动态随机存取存储器（DRAM）标准，用于计算机系统内存。

本节将介绍DDR3芯片的特点和优势，包括其速度、密度和功耗等方面的信息。

2. DDR3芯片规格本节将详细介绍DDR3芯片的规格，包括存储容量、总线宽度、时序要求等。

通过了解这些规格，读者将能更好地了解如何选择和配置适合自己需求的DDR3芯片。

3. DDR3芯片安装和连接本节将详细介绍DDR3芯片的安装和连接方法。

包括如何正确插入芯片到主板的插槽，以及与其他硬件组件如处理器和电源的正确连接方式。

4. DDR3芯片时序配置DDR3芯片的性能和稳定性与其时序配置密切相关。

本节将教您如何正确地配置DDR3芯片的时序参数，以获得最佳的性能和稳定性。

5. DDR3芯片的测试和诊断本节将介绍如何对DDR3芯片进行测试和诊断，以确保其正常工作。

包括使用测试工具和软件进行芯片测试，以及识别和排除常见的故障。

6. DDR3芯片的优化技巧本节将分享一些优化DDR3芯片性能的技巧。

通过正确的优化，读者将能够最大限度地提升DDR3芯片的速度和稳定性，以满足各种应用需求。

7. DDR3芯片的故障排除当DDR3芯片出现故障时，本节将提供一些故障排除的方法。

通过正确识别和解决故障，读者将能够恢复DDR3芯片的正常工作状态。

8. DDR3芯片的未来发展趋势本节将展望DDR3芯片的未来发展趋势，包括新的技术和标准的出现。

读者将了解到DDR3芯片行业的最新动态，以及可能对其应用产生影响的因素。

总结：本手册旨在为读者提供全面的DDR3芯片指南。

通过阅读本手册，读者将能够更好地了解和利用DDR3芯片的潜力，以提升计算机系统的性能和稳定性。

同时也希望读者能不断关注DDR3芯片领域的新进展，以跟随技术的发展潮流。

[转]DDR3基础知识介绍本⽂转⾃：1，DDR3基本内容介绍1.1，DDR3简介DDR3全称double-data-rate 3 synchronous dynamic RAM，即第三代双倍速率同步动态随机存储器。

所谓同步，是指DDR3数据的读取写⼊是按时钟同步的；所谓动态，是指DDR3中的数据掉电⽆法保存，且需要周期性的刷新，才能保持数据；所谓随机存取，即可以随机操作任⼀地址的数据；所谓double-data-rate，即时钟的上升沿和下降沿都发⽣数据传输。

DDR3读取速度是SDRAM的8倍，为什么呢？这⾥不是太懂，也⼀直没懂，因为感觉⽹上的资料都有问题，官⽅的DDR3⼿册也没有介绍这点。

不过官⽅⼿册讲到DDR3采⽤8n prefetch技术，数据在存储矩阵和IO⼝之间有⼀个类似于FIFO的缓存结构。

以16bit位宽的ddr3来说，存储矩阵与这个fifo的接⼝就为8*16bit = 124bit。

那么问题来了，要实现最终的8倍传输，由于上下沿都采样，时钟可以扩展为原来的2倍；那么剩下的4倍就需要IO⼝频率来提⾼了；那么对于存储矩阵与fifo的接⼝的时钟是多少呢？这就不知道了，按照⽹上说的核⼼频率（为IO频率的1/4）的说法，那就需要数据线128根，这可能吗？不过这会不会也是单⽚ddr3位宽不能太⾼的原因？问题先留在这⾥，以后懂了在来解答。

以micron的MT41K256M16TW-107为例，MT41K为型号，256M16表⽰⼤⼩为256M*16 = 4Gb，TW为96pin BGA封装，-107为速度等级（时钟1.07ns，933Mhz，速度1866MT/s），平常说的DDR3 1333也就是指1s内传输1333次数据。

该DDR3是8Bank配置，即BA[2:0]；数据位宽配置为16bit；⾏地址A[14:0]，列地址A[9:0]，那么算下来正好4Gb。

不过需要注意，由于8n prefetch，列地址A[2:0]实际上并不使⽤，因为存储矩阵中⼀个单元（CELL）为128bit，即⼀个Bank内是按32768*128*128划分的，如下图所⽰。

1．DDR的发展：2003年秋季Intel公布了DDR2内存的发展计划。

而随着当时CPU 前端总线带宽的提高和高速局部总线的出现，内存带宽成为系统越来越大的瓶颈。

处于主流DDR技术已经发展到极至，因此DDR2脱颖而出。

DDR2的实际工作频率是DDR的两倍。

这得益于DDR2内存拥有两倍于标准DDR内存的4bit预读取能力。

下图为DDR和DDR2预读取能力的对比。

DDR2内存技术最大的突破点其实不在于用户们所认为的两倍于DDR的传输能力，而是在采用更低发热量、更低功耗的情况下（由2.5V降为1.8V），DDR2 可以获得更快的频率提升，突破标准DDR的400MHZ限制。

DDR内存通常采用TSOP芯片封装形式，这种封装形式可以很好的工作在200MHz上，当频率更高时，它过长的管脚就会产生很高的阻抗和寄生电容，这会影响它的稳定性和频率提升的难度。

这也就是 DDR的核心频率很难突破275MHZ的原因。

而DDR2内存均采用FBGA封装形式。

不同于目前广泛应用的 TSOP 封装形式，FBGA封装提供了更好的电气性能与散热性，为DDR2内存的稳定工作与未来频率的发展提供了良好的保障。

2007年中Intel表示支持DDR3的发展，随后DDR3慢慢走上了历史的舞台，根据由JEDEC协会所制定的规格来看，由技术面来切入DDR3与DDR2的异同点，DDR3拥有高频率低电压的优点，DDR3可以比DDR2运作时省下约30%的电力，速度方面DDR3从800Mbps起跳最高可以至1600Mbps，几乎是DDR2的二倍速度，正因为高传输率的关系，DDR3可以在一个时序(Clock)之中传出8bit的数据，比起DDR2的4bit也是二倍的数据传输量，低电压更是DDR3的优势之一，1.5V 的电压比DDR2的1.8V降低了17%。

下面的图表总结了DDR，DDR2，以及DDR3的一些重要的区别：2、认识内存相关工作流程与参数首先，我们先了解一下内存的大体结构工作流程，这样会比较容量理解这些参数在其中所起到的作用。