verilog语言及程序设计

第２Ｏ卷第３期　２００６年Ｏ６月　江苏科技大学学报（自然科学版）　Ｊｏｕｒｎａｌ　ｏｆ　Ｊｉａｎｇｓｕ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ（Ｎａｔｕｒａｌ　Ｓｃｉｅｎｃｅ　Ｅｄｉｔｉｏｎ）　Ｖｏ１．２Ｏ　Ｎｏ．３　Ｊｕｎ．２００６　

文章编号：１６７３—４８０７（２００６）０３—００７３—０４　

ＳｏＣ硬件综合设计中基于　

Ｖｅｒｉｌｏｇ语言的接口程序设计　

张　辉　，於跃成　（１．武汉船舶职、【　技术学院，湖北武汉４３００５０；２．江苏科技大学电子信息学院，江苏镇江２１２００３）　

摘要：针对系统芯片ＳｏＣ（Ｓｙｓｔｅｍ—ｏｎ—Ｃｈｉｐ）设计中ＩＰ复用问题，提出了一种基于状态机ＦＳＭ（Ｆｉｎｉｔｅ　Ｓｔａｔｅ　Ｍａｃｈｉｎｅ）自动生成的ＳｏＣ硬件接口综合设计方法，给出了基于Ｖｅｒｉｌｏｇ语言的接口程序设计，通过　实例仿真验证＿ｒ该方法的可行性。该方法可以自动化生成接口程序，对于缩短ＳｏＣ芯片设计时间，提高　ＩＰ复用程度等方面提供了一种新的方法。　

关键词：系统芯片；ＩＰ；状态机；接口综合；Ｖｅｒｉｌｏｇ　

中图分类号：ＴＰ３０３　文献标识码：Ａ　

Ｉｎｔｅｒｆａｃｅ　Ｄｅｓｉｇｎ　Ｂａｓｅｄ　ｏｎ　Ｖｅｒｉｌｏｇ　Ｌａｎｇｕａｇｅ　

ｉｎ　ＳｏＣ　Ｈａｒｄｗａｒｅ　Ｉｎｔｅｒｆａｃｅ　Ｓｙｎｔｈｅｓｉｓ　

ＺＨＡＮＧ　Ｈｕｉ　，ＹＵ　Ｙｕｅｃｈｅｎｇ　（１．Ｗｕｈａｎ　Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｓｈｉｐｂｕｉｌｄｉｎｇ　Ｔｅｃｈｎｏｌｏｇｙ，Ｗｕｈａｎ　Ｈｕｂｅｉ　４３００５０，Ｃｈｉｎａ；　２．Ｓｃｈｏｏｌ　ｏｔ　Ｅｌｅｃｔｒｏｎｉｃｓ　ａｎｄ　Ｉｎｆｏｒｍａｔｉｏｎ，Ｊｉａｎｇｓｕ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｔ％７，Ｚｈｅｎｊｉａｎｇ　Ｊｉａｎｇｓｕ　２　１　２００３，Ｃｈｉｎａ）　

Ａｂｓｔｒａｃｔ：Ａｉｍｉｎｇ　ａｔ　ｔｈｅ　ｐｒｏｂｌｅｍ　ｏｆ　ＩＰ　ｄｕｐｌｉｃａｔｅ　ｕｓａｇｅ　ｉｎ　ｔｈｅ　ｄｅｓｉｇｎ　ｏｆ　ＳｏＣ（Ｓｙｓｔｅｍ—ｏｎ—ａ—Ｃｈｉｐ），ａ　ｈａｒｄｗａｒｅ　

模可变计数器设计

(一) 实验目的

1、 进一步熟悉实验装置和QuartusⅡ软件的使用；

2、 进一步熟悉和掌握EDA设计流程；

3、 学习简单组合、时序电路的EDA设计；

4、 学习计数器中二进制码到BCD码的转换技巧；

5、 学习实验装置上数码管的输出方法。

(二) 设计要求

完成设计、仿真、调试、下载、硬件测试等环节，在EDA实验装置上实现模可变计数器功能，具体要求如下：

1、 设置一个按键控制改变模值，按键按下时模为10-99之间（具体数值自行确定）的数，没按下时模为100-199之间（具体数值自行确定）的数；

2、 计数结果用三位数码管十进制显示。

(三) 主要仪器设备

3、 微机 1台

4、 QuartusII集成开发软件 1套

5、 EDA实验装置 1套

(四) 实验步骤

主要有三个模块

1：一个模20和模119的计数器

2：数码管的显示

3：BCD的调整

源程序：

module count (clk,m,en,rst,a,sel,SG,d);

input clk,m,en,rst;

output [7:0] SG;

output [2:0] sel;

output a;

(* synthesis, keep *) reg clk1;

(* synthesis, keep *) wire [3:0] gw,sw,bw;

/*(* synthesis, keep *) */reg [3:0]a;

reg [11:0] q;

reg [11:0] model; reg [7:0] cnt,SG;

reg [2:0] sel;

reg [0:0]d;

output [0:0]d;

always @(posedge clk)

begin cnt=cnt+1;

Verilog HDL基本程序结构

用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型，也称为模块，是Verilog的基本描述单位。模块描述某个设计的功能或结构以及与其他模块通信的外部接口，一般来说一个文件就是一个模块，但并不绝对如此。模块是并行运行的，通常需要一个高层模块通过调用其他模块的实例来定义一个封闭的系统，包括测试数据和硬件描述。一个模块的基本架构如下：

module module_name (port_list)

//声明各种变量、信号

reg //寄存器

wire//线网

parameter//参数

input//输入信号

output/输出信号

inout//输入输出信号

function//函数

task//任务

……

//程序代码

initial assignment

always assignment

module assignment

gate assignment

UDP assignment

continous assignment

endmodule

说明部分用于定义不同的项，例如模块描述中使用的寄存器和参数。语句用于定义设计的功能和结构。说明部分可以分散于模块的任何地方，但是变量、寄存器、线网和参数等的说明必须在使用前出现。一般的模块结构如下：

module ()

endmodule

其中，用来指定数据对象为寄存器型、存储器型、线型以及过程块。可以是initial结构、always结构、连续赋值或模块实例。

下面给出一个简单的Verilog模块，实现了一个二选一选择器。

分频器设计

一、实验目的

1、熟悉分频器的原理；

2、掌握采用Verilog HDL语言设计分频器的方法；

3、进一步学习利用VerilogHDL语言进行层次设计的方法。

二、实验内容

1、采用Verilog语言设计一个十分频器，记录Verilog程序；

2、对十分频器进行功能仿真，观察仿真波形；

3、仿真没有问题后，将分频比改为50000000，实现一个50M分频器。利用此分频器和开发板上的50MHz时钟信号，得到1Hz的秒脉冲信号，完成如图1-2.28所示的秒计数器。

50M分频器50MHz脉冲信号二位十进制计数器1Hz秒脉冲数码管（个位）数码管（十位）复位和计数使能（拨码开关）

程序设计如下：

module fenp(clk_out,clk_in,reset);

output clk_out;

input clk_in;

input reset;

reg [1:0] cnt;

reg clk_out; always@(posedge clk_in or posedge reset)

begin

if(reset)

begin

cnt<=0;

clk_out<=0;

end

else

begin

if(cnt==24999999)

begin

clk_out<=!clk_out;

cnt<=0;

end

else

cnt<=cnt+1;

end

end

endmodule

本程序经验证，完全可以实现实验要求。

文章来自某大学EDA实验课