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![计算机组成原理 [袁春风]chap3_1](https://uimg.taocdn.com/6a0eacceaa00b52acfc7cacf.webp)
超前进位加法器的设计原理概述及解释说明1. 引言1.1 概述超前进位加法器是一种用于在数字电路中进行二进制数的加法运算的特殊电路。
相较于传统的二进制加法器，超前进位加法器通过预先计算进位，从而实现更快速的运算。
本文旨在对超前进位加法器的设计原理进行概述和解释说明。
1.2 文章结构本文分为五个主要部分，分别是引言、超前进位加法器的设计原理、实现步骤和流程、优势与应用范围以及结论。
首先介绍引言部分，接下来详细解释超前进位加法器的设计原理，然后说明实现步骤和流程。
之后介绍该加法器的优势及其应用范围，并最后得出结论。
1.3 目的本文旨在向读者阐明超前进位加法器的设计原理并提供相关解释说明。
对于数字电路领域的研究者和工程师而言，了解超前进位加法器背后的原理可以帮助他们更好地应用这一技术，并且展示其在优势与应用范围方面所具备的潜力。
2. 超前进位加法器的设计原理2.1 超前进位加法器的定义和背景超前进位加法器是一种常用于数字电路中的加法器，用来实现两个二进制数的相加操作。
与传统的普通进位加法器不同，超前进位加法器在进行计算时能够提前计算并预测进位信号，从而减少计算时间并提高加法运算速度。
2.2 原理解释超前进位加法器采用了两级运算的方式，利用了先行进位预测的思想，以优化传统加法器的运算效率。
其基本原理如下：- 首先，对于每一位（bit）进行相应位置的逻辑门电路设计。
- 然后，在相邻位之间引入前导输入（Generate input）和进位输出（Carry output），这样可以使得下一级可以预测到当前级别产生的所有可能进位。
- 通过与门、或门和异或门等逻辑门之间巧妙的组合连接，实现了高速、低功耗的超前进位运算。
超前进位加法器主要依靠已知最高有效输入块(G代表Generate, P代表Propagate, C代表Carry In) 确定其对应输出(S代表Sum, C代表Carry Out)，并将这些信息传递给下一级加法器。
超前进位加法器原理
超前进位加法器是一种常见的数字电路，用于实现数字加法运算。
它的原理是利用超前进位的概念，通过预先计算进位来加快加法运算的速度。
在传统的加法器中，每一位的进位都是依赖于前一位的计算结果。
这意味着在进行加法运算时，每一位的计算都需要等待前一位的结果才能进行。
而超前进位加法器则通过提前计算进位，使得每一位的计算可以独立进行，从而加快了整个加法运算的速度。
超前进位加法器的原理可以通过以下步骤来说明：
1. 预先计算进位，在进行加法运算之前，先对每一位的进位进行预先计算。
这样可以避免等待前一位的结果，从而加快了计算速度。
2. 并行计算，每一位的计算都可以独立进行，并且不受前一位的影响。
这样可以实现并行计算，从而提高了整个加法运算的效率。
3. 结果输出，最后将每一位的计算结果和预先计算的进位相加，得到最终的加法结果。
超前进位加法器的原理不仅可以应用在数字电路中，也可以应用在计算机系统和通信系统中，用于加快数据处理和传输的速度。
因此，它在现代电子技术中具有重要的应用价值。
总之，超前进位加法器利用预先计算进位的原理，实现了加法运算的高效率和快速性，为数字电路和计算机系统的设计提供了重要的技术支持。
希望通过不断的研究和改进，可以进一步提高超前进位加法器的性能，为数字技术的发展做出更大的贡献。
四川理工大学课程设计任务书设计题目：采用门电路设计一个16位的全加器电路院系：计算机学院专业：计算机科学与技术班级：2008级6班指导教师：朱文忠学生姓名：赵******************目录：一引言 (1)1.1 设计背景 (1)1.2 设计分工 (1)二设计目的 (2)2.1 设计目的 (2)2.2 设计内容 (2)三设计过程 (2)3.1 硬件方案 (2)3.1.1 一位全加器的原理及设计 (2)3.1.2 四位全加器的原理及设计 (4)3.1.3 十六位全加器的原理及设计 (7)3.2 软件方案 (9)3.3 可行性论证 (13)3.4 结论 (15)四参考文献 (16)引言1. 设计背景随着计算机科学技术的发展，人们获得信息的途径更加多样，获取信息的速度更加快捷。
硬件的发展允许程序员编出很多精彩的使用软件，也使得计算机更加普及。
中央处理器CP U的好坏是影响和制约计算机速度和性能的关键因素。
而加法器是组成C PU的的重要部件，一般运算速度的快慢就取决与每秒执行加法的次数，加法器是算术逻辑单元中的基本逻辑器件。
例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。
但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
并行进位的并行加法器又可以分为组内并行、组间串行的进位链和组内并行、组间并行的进位链。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
它们的目的就是要进位信号的产生尽可能的快,因此产生了二重进位链或更高重进位链,显然进位速度的提高是以硬件设计的复杂化为代价来实现的。
2. 设计分工赵**（081010*****）：硬件方案、排版吴**（081010*****）：可行性论证、结论王**（081010*****）：软件方案、找资料设计目的1.设计目的（1）掌握1位全加器的形成；（2）掌握4位片SN74LS181的原理；（3）用4片SN74LS181以并/串形成16位字长的ALU；（4）形成16位运算器数据通路结构；（5）将设计结果下载到实验板上，进行验证。
计算机学科专业基础综合组成原理-数据的表示和运算(一)(总分：208.00，做题时间：90分钟)一、单项选择题(总题数：39，分数：78.00)1.计算机系统中采用补码运算的目的是为了 ____ 。
（分数：2.00）A.与手工运算方式保持一致B.提高运算速度C.简化计算机的设计√D.提高运算的精度解析：补码运算能把减法化为加法来完成，从而使得运算器中不需配置减法电路，节省了硬件线路，简化了运算器的设计。
2.32位浮点数格式中，符号位为1位，阶码为8位，尾数为23位，则它所能表示的最大规格化数为____ 。
∙ A.+(2-2-23)×2+197∙ B.+(1-2-23)×2+127∙ C.+(2-2-23)×2+255∙ D.2127-2-23（分数：2.00）A. √B.C.D.解析：最大的格式化负数应该是阶码最大，且尾数绝对值最大的数。
3.长度相同但格式不同的2种浮点数，假设前者阶码长、尾数短，后者阶码短、尾数长，其他规定均相同，则它们可表示的数的范围和精度为 ____ 。
（分数：2.00）A.两者可表示的数的范围和精度相同B.前者可表示的数的范围大但精度低√C.后者可表示的数的范围大且精度高D.后者可表示的数的范围大且精度低解析：在浮点数表示法中，阶码影n向表示的范围，阶码越长表示的范围越大，尾数影响精度，尾数越长，表示的精度越高。
4.下列说法正确的是 ____ 。
（分数：2.00）A.采用变形补码进行加减运算可以避免溢出B.只有定点数运算才有可能溢出，浮点数运算不会产生溢出C.只有带符号数的运算才有可能产生溢出√D.只有将两个正数相加时才有可能产生溢出解析：采用排除法解题，变形补码能判溢出，但是不能避免溢出，所以A错。
浮点数的阶码超过上限(最大数)，也会产生溢出，B错。
同号数相加或者异号数相减都会产生溢出，D错。
5.一个8位二进制整数，若采用补码表示，且由4个1和4个O组成，则最小值为 ____ 。
超前进位加法器的原理
超前进位加法器是一种高速加法器，它的原理是通过预测进位的方式实现快速的加法运算。
它的工作原理可以简单地描述为：在加法器的每个位上都引入了一个额外的加法器，用于预测下一位是否需要进位，并根据预测结果提前计算出进位信号。
这样，在下一位的计算过程中，进位信号已经可以直接使用，从而大大提高了运算速度。
超前进位加法器的优点是速度快、运算精度高、误差小，因此广泛应用于高速计算机、数字信号处理等领域。
它的实现方法有多种，包括传统的基于逻辑门的实现、基于查找表的实现、以及基于二进制决策树的实现等。
在实际应用中，不同的实现方法会根据具体的需求和性能要求进行选择。
总之，超前进位加法器是一种高效的加法器，它的原理基于进位的预测，可以实现快速准确的加法运算。
在现代计算机和数字信号处理系统中，它已经成为必不可少的基础组件之一。
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行波进位加法器原理行波进位加法器由多个全加器（Full Adder）串联而成。
全加器是一种能够进行两个二进制数相加的电路。
它有三个输入（两个用于加法操作的输入和一个用于传递进位的输入）和两个输出（一个用于和输出结果相加的输出和一个用于向高位传递进位的输出）。
行波进位加法器中的全加器通过串联的方式连接在一起。
首先，将相加的两个二进制数的最低位与第一个全加器连接，而后将第一个全加器的进位输出与下一个全加器的进位输入相连，如此类推，直到最高位。
这样，在每一个阶段，从第一个全加器到最后一个全加器，进位会在电路中的各个阶段进行传递。
下面是一个4位行波进位加法器的例子：```A3A2A1A0输入B3B2B1B0输入____________________________C4S3S2S1S0输出```其中，A3A2A1A0和B3B2B1B0分别是两个相加的4位二进制数的输入，C4是最高位进位，S3S2S1S0是得到的4位和结果。
1.输入A3A2A1A0和B3B2B1B0被送入第一个全加器中进行相加。
```A3A2A1A0输入B3B2B1B0输入____________________________C1S0输出```首先，A0和B0被送入第一个全加器进行相加，得到和位S0和进位位C1、和位S0被保存下来作为最低位的和结果，而进位位C1会被传递给下一个全加器。
2.进位位C1被送入第二个全加器中进行与A1B1相加。
```A3A2A1输入B3B2B1输入____________________________C2S1S0输出```接下来，A1B1和C1被送入第二个全加器进行相加，得到和位S1和进位位C2、和位S1被保存下来作为次低位的和结果，而进位位C2会被传递给下一个全加器。
3.接下来的阶段依次进行，直到最后一个全加器：```A3A2输入B3B2输入____________________________C3S2S1S0输出```最终，我们得到了最高位的和位S3和进位位C3、和位S3被保存下来作为最高位的和结果，而进位位C3被传递给下一个全加器。
4位超前进位加法器原理
4位超前进位加法器是一种用于进行4位二进制数相加的电路，能够进行四位二进制数的相加，若两个4位二进制数相加结果超过4位，则可以产生一个进位。
其原理如下：
1. 输入：两个四位二进制数A和B以及一个进位输入Cin。
2. 输出：一个四位的和S和一个进位输出Cout。
3. 首先，对于每一位相加，可以使用一个全加器。
4. 对于最低位的相加，输入为A0、B0和Cin，输出为S0和
C0（即第一位的进位）。
5. 对于其他位的相加（A1+B1、C0+A2+B2、C1+A3+B3），
输入为A1、B1、C0，输出为S1和C1（即第二位的进位）。
6. 最后，输出为四位和S3和一个进位输出Cout，Cout等于最
高位相加的进位。
7. 这样，就能够实现4位超前进位加法器，并且能够处理进位的情况。
总之，4位超前进位加法器通过使用多个全加器来实现四位二
进制数的相加，并且能够产生进位。
超前进位加法器原理超前进位加法器是一种在数字电路中常用的加法器，它可以实现快速、高效地进行数字加法运算。
在本文中，我们将详细介绍超前进位加法器的原理和工作方式。
首先，让我们来了解一下传统的进位加法器。
在传统的进位加法器中，每一位的进位都依赖于前一位的运算结果。
这意味着当我们进行多位数的加法运算时，每一位的计算都需要等待前一位的计算结果，这会导致整体的运算速度变慢。
而超前进位加法器则通过引入预测进位的方式来解决这一问题。
它可以在不等待前一位计算结果的情况下，提前计算出进位的值，从而加快整体的运算速度。
超前进位加法器的原理是基于两个关键的概念，预测进位和进位生成。
预测进位是指在进行加法运算时，提前计算出下一位的进位值。
而进位生成则是指在当前位的计算中，根据当前位的两个加数和上一位的进位值，生成当前位的进位值。
为了更好地理解超前进位加法器的工作原理，让我们来看一个具体的例子。
假设我们要计算两个4位数的加法，1101和1011。
在传统的进位加法器中，我们需要等待前一位的计算结果，而在超前进位加法器中，我们可以提前计算出进位值，从而加快整体的运算速度。
对于上面的例子，我们可以先计算最低位的进位值。
根据预测进位的原理，我们可以提前计算出第二位的进位值为1。
然后，根据进位生成的原理，我们可以计算出最低位的和为0，进位值为1。
接着，我们可以继续计算第二位的和和进位值，依次类推，直到计算出最高位的和和进位值。
通过上面的例子，我们可以看到，超前进位加法器可以在不等待前一位计算结果的情况下，提前计算出进位值，从而加快整体的运算速度。
这种预测进位和进位生成的原理，使得超前进位加法器成为了数字电路中常用的加法器之一。
总之，超前进位加法器通过引入预测进位的方式，提前计算出进位值，从而加快了加法运算的速度。
它的工作原理基于预测进位和进位生成的概念，通过这种方式可以在不等待前一位计算结果的情况下，快速、高效地进行数字加法运算。
超前进位加法器公式
超前进位加法器是一种数字电路，用于执行加法运算。
它在执行加法时可以提前产生进位信号，从而加快运算速度。
其公式可以通过逻辑门电路来表示。
一般来说，超前进位加法器的公式可以分为两部分，和的计算和进位的计算。
对于和的计算部分，我们可以使用异或门来实现。
假设我们有两个输入A和B，它们分别代表要相加的两个数的对应位，然后我
们使用一个异或门来计算它们的和，即S = A ⊕ B。
这部分公式表示了加法的结果。
接下来是进位的计算部分。
进位的计算涉及到两个方面，一是当前位的进位，二是下一位的进位。
我们可以使用与门和或门来实现这一部分。
假设我们有两个输入A和B，它们分别代表要相加的
两个数的对应位，然后我们使用一个与门来计算它们的进位，即C = A ∧ B。
这部分公式表示了当前位的进位。
然后，我们使用一个或门来计算下一位的进位，即P = A ∧ B。
这部分公式表示了下一位的进位。
综合起来，超前进位加法器的公式可以表示为，S = A ⊕ B，C
= A ∧ B，P = A ∧ B。
这些公式描述了超前进位加法器的运算原理和逻辑电路结构。
通过合理的设计和布线，我们可以将这些公式转化为实际的电路，从而实现超前进位加法器的功能。
16位超前进位加法器设计目录摘要 (1)1需求分析1.1加法器的发展........................................................................ 错误!未定义书签。
1.2几种串行加法器性能比较 (3)1.2.1串行进位加法器 (3)1.2.1超前进位加法器 (3)2主要内容 (4)2.1设计原理 (6)2.2设计思路 (4)3 设计思想 (5)4 实现方法 (6)4.1顶层方案图的设计与实现 (6).4.1.1顶层方案的整体设计 (6)4.1.2元器件选择和引脚锁定 (7)4.2功能模块的设计与实现 (8)4.2.1设计描述 (8)4.2.2创建RTL代码并得到电路图....................................................... .94.3功能仿真 (11)4.4编程与下载 (12)4.5硬件仿真结果 (12)5小结 (13)参考文献 (13)附录 (14)摘要：加法运算是最重要最基本的运算，所有的其他基本算术运算乘除等都最终可以用加法运算来表示在不同的场合对加法器的要求不同，要的要求速度快有的要求面积小超前进位加法器相比于串行进位加法器是一种快速加法运算器，根据用户的要求追求速度与面积的平衡。
关键词：超前进位加法器串行进位加法器速度面积1需求分析1.1 加法器的发展加法运算是最基本的运算，所有其他基本算术运算都是以加法运算为基础。
但因为加法运算存在进位问题，使得某一位计算结果的得出和所有低于他的位相关，因此，为了减少进位传输所耗的时间提高计算速度人们设计了多种类型的加法器。
如跳跃进位加法器，进位选择加法器，超前进位加法器等他们都是利用各位之间的状态来预先产生高位进位信号从而减少进位从低位到高位的传递时间1.2 几种加法器的性能比较1.2.1串行进位加法器串行进位加法器的每一位加和值都依赖于上一位进位信号，即进位信号是串行的经过加法器的每一位。
实验四32位先行进位加法器一、功能概述串行进位加法器延时很大，每级的输出结果都要等上一级的进位到来才可以求和算出结果，这次实验对普通全加器进行改良，改良为先行进位加法器。
先行进位加法器，各级的进位彼此是独立产生，只与输入数据A，B和C_in有关，将各级间的进位级联传播给去掉了，这样就可以减小进位产生的延时。
每个等式与只有三级延迟的电路对应，第一级延迟对应进位产生信号和进位传递信号，后两级延迟对应上面的积之和。
通过这种进位方式实现的加法器称为超前进位加法器。
因为各个进位是并行产生的，所以是一种并行进位加法器。
二、实验原理1、设二进制加法器第i位为A i，B i，输出为S i，进位输入为C i，进位输出为C i+1，则有：S i=A i⊕B i⊕C i（1-1）C i+1 =A i * B i+ A i *C i+ B i*C i =A i * B i+（A i+B i）* C i（1-2）令G i = A i * B i , P i = A i+B i，则C i+1= G i+ P i *C i当A i和B i都为1时，G i = 1，产生进位C i+1 = 1当A i和B i有一个为1时，P i = 1，传递进位C i+1= C i因此G i定义为进位产生信号，P i定义为进位传递信号。
G i的优先级比P i高，也就是说：当G i = 1时（当然此时也有P i = 1），无条件产生进位，而不管C i是多少；当G i=0而P i=1时，进位输出为C i，跟C i之前的逻辑有关。
下面推导4位超前进位加法器。
设4位加数和被加数为A 和B，进位输入为C in，进位输出为C out,对于第i位的进位产生G i = A i·B i ,进位传递P i=A i+B i , i=0,1,2,3。
于是这各级进位输出，递归的展开Ci，有：C0 = C inC1=G0 + P0·C0C2=G1 + P1·C1 = G1 + P1·G0 + P1·P0▪C0C3=G2+ P2·C2= G2+ P2·G1+ P2·P1·G0+P2·P1·P0·C0C4=G3+ P3·C3= G3+ P3·G2+ P3·P2·G1+P3·P2·P1·G0 + P3·P2·P1·P0·C0 （1-3）C out=C4由此可以看出，各级的进位彼此独立产生，只与输入数据Ai、Bi和Cin有关。
2、接口说明表1： 32位超前进位加法器接口信号说明表3、结构框图B A B A B A B A B A B A B A B A三、 实验方案方案一：分为两个模块：1个4位add_4和1个add_32，其中add_32调用4个add_4.首先设计4位超前进位加法器：框图如下：设计好四位的之后，开始调用四位的实现32位的。
方案二：分为五个模块：（1）计算传播值和产生值模块：pg模块（2）超前进位模块：cla模块（3）加法求和模块：sum模块（4）求和并按输出a，b，c_in分组：bit_slice模块（5）32位超前进位加法器总模块：cla_32总框图：四、验证方案：对32位的两个输入赋值：当a=32'b1000_0001_0111_1011_1101_1001_1101_1000;b=32'b0111_1000_0001_1000_1100_0111_0101_0001;c_in=1'b0;结果：s=32'b1111_1001_1001_0100_1010_0001_0010_1001; 当a=32'b1000_0001_0111_1011_1101_1001_1101_1000;b=32'b0111_1000_0001_1000_1100_0111_0101_0001;c_in=1'b1;结果：s=32'b1111_1001_1001_0100_1010_0001_0010_1010; 来对波形进行观察，看波形是否正确。
五、实验代码：方案一：（1）add_32模块顶层模块：（2）4位add_4模块方案二：（1）cla_32顶层模块：module cla_32(a,b,c_in,s,count );input [31:0] a,b;input c_in;output [31:0] s;output count;wire [7:0] gg,gp,gc;wire [3:0] ggg,ggp,ggc;wire gggg,gggp;bit_sliceb1(.a(a[3:0]),.b(b[3:0]),.c_in(gc[0]),.s(s[3:0]),.gp(gp[0]),.gg(gg[0])); bit_sliceb2(.a(a[7:4]),.b(b[7:4]),.c_in(gc[1]),.s(s[7:4]),.gp(gp[1]),.gg(gg[1])); bit_sliceb3(.a(a[11:8]),.b(b[11:8]),.c_in(gc[2]),.s(s[11:8]),.gp(gp[2]),.gg(gg[2]) );bit_sliceb4(.a(a[15:12]),.b(b[15:12]),.c_in(gc[3]),.s(s[15:12]),.gp(gp[3]),.gg(g g[3]));bit_sliceb5(.a(a[19:16]),.b(b[19:16]),.c_in(gc[4]),.s(s[19:16]),.gp(gp[4]),.gg(g g[4]));bit_sliceb6(.a(a[23:20]),.b(b[23:20]),.c_in(gc[5]),.s(s[23:20]),.gp(gp[5]),.gg(gg[5]));bit_sliceb7(.a(a[27:24]),.b(b[27:24]),.c_in(gc[6]),.s(s[27:24]),.gp(gp[6]),.gg(g g[6]));bit_sliceb8(.a(a[31:28]),.b(b[31:28]),.c_in(gc[7]),.s(s[31:28]),.gp(gp[7]),.gg(g g[7]));clac0(.p(gp[3:0]),.g(gg[3:0]),.c_in(ggc[0]),.c(gc[3:0]),.gp(ggp[0]),.gg(ggg[ 0]));clac1(.p(gp[7:4]),.g(gg[7:4]),.c_in(ggc[1]),.c(gc[7:4]),.gp(ggp[1]),.gg(ggg[ 1]));assign ggp[3:2]=2'b11;assign ggg[3:2]=2'b00;cla c2(.p(ggp),.g(ggg),.c_in(c_in),.c(ggc),.gp(gggp),.gg(gggg)); assign count=gggg|(gggp&c_in);endmodule（2）pg模块：module pg(a,b,p,g);input [3:0] a,b;output [3:0] p,g;assign p=a^b;assign g=a&b; endmodule（3）cla模块：module cla(p,g,c_in,c,gp,gg); input [3:0] p,g;input c_in;output [3:0] c;output gp,gg;function [99:0] do_cla; input [3:0] p,g;input c_in;begin:labelinteger i;reg gp,gg;reg [3:0] c;gp=p[0];gg=g[0];c[0]=c_in;for(i=1;i<4;i=i+1)begingp=gp&p[i];gg=(gg&p[i])|g[i];c[i]=(c[i-1]&p[i-1])|g[i-1];enddo_cla={c,gp,gg};endendfunctionassign {c,gp,gg}=do_cla(p,g,c_in); endmodule（4）sum模块：module sum(a,b,c,s );input [3:0] a,b,c;output [3:0] s;wire [3:0] t=a^b;assign s=t^c;endmodule（5）bit_slice模块：module bit_slice(a,b,c_in,s,gp,gg ); input [3:0] a,b;input c_in;output [3:0] s;output gp,gg;wire [3:0]p,g,c;pg i1(a,b,p,g);cla i2(p,g,c_in,c,gp,gg);sum i3(a,b,c,s);endmodule（6）激励代码：module cla32_tb;// Inputsreg [31:0] a;reg [31:0] b;reg c_in;// Outputswire [31:0] s;wire count;// Instantiate the Unit Under Test (UUT) cla_32 uut (.a(a),.b(b),.c_in(c_in),.s(s),.count(count));initial begin// Initialize Inputsa = 0;b = 0;c_in = 0;// Wait 100 ns for global reset to finish#10a=32'b1000_0001_0111_1011_1101_1001_1101_1000;b=32'b0111_1000_0001_1000_1100_0111_0101_0001;c_in=1'b0;#10a=32'b1000_0001_0111_1011_1101_1001_1101_1000;b=32'b0111_1000_0001_1000_1100_0111_0101_0001;c_in=1'b1;// Add stimulus hereendendmodule六、波形图说明1、仿真波形2、结果说明对于三个输入：a=32'b1000_0001_0111_1011_1101_1001_1101_1000;b=32'b0111_1000_0001_1000_1100_0111_0101_0001;c_in=1'b0;结果与实验方案的相同，结果仿真正确.七、实验总结对于这次实验，自己在老师布置完，努力做了几个下午，不断调试才得到正确结果波形，是非常有收获的。
