数码管计时 (verilog)

华中科技大学《电子线路设计、测试与实验》实验报告实验名称：用EDA技术设计多功能数字钟院（系）：电子信息与通信学院专业班级：姓名：学号：时间：地点：实验成绩：指导教师：2018 年 3 月 27 日一. 实验任务及要求基本要求：电子秒表1)可计时的范围0.00s~99.99s（显示用七段数码管，显示小数点）。

2)能够暂停，能够在计时结束使用灯光或者声音报警提示。

提高要求: PWM波产生器1)可输出占空比按10%递进的PWM波（示波器测量查看）。

二.实验条件实验板:Nexys4 DDR实验软件:ISE14.7,ModelSim三.预习要求1.NEXYS 4 DDR开发板说明。

2.有限状态机。

3.数码管扫描显示。

四.实验原理1.电子秒表设计框图模块分析1)分频模块(Divider.v)将系统给定的100MHZ 的频率通过分频模块变成100Hz 的clk(用来计时)和4000Hz的clk_seg(用来扫描数码管)。

代码如下：原理:输入的100MHz 的信号为CLK_100MHz，每当CLK_100MHz 上升沿来时，Count_DIV 计数加1，且每当Count_DIV =100M/(2*100)=0.5M 时，CLK_Out取反一次并且Count_DIV <=0，这样会得到一个100Hz 的信号。

当需要得到4000Hz的clk_seg时，在顶层模块中修改parameter OUT_Freq=4000;这样，每当Count_DIV=100M/(2*4000)=12500时，CLK_Out取反一次并且Count_DIV <=0，这样会得到一个4000Hz 的信号。

在主程序中修改参数如下:仿真时，为便于观察，在testbench中，将CLK_100MHz的周期设为2ns：always #1 CLK_100MHz <= ~CLK_100MHz;并修改参数如下，验证分频模块的正确性(图中数字16,8,1只表示频率的倍数关系，并非真正的频率)其仿真图如下图:从图中可以看出，CLK_100MHz的周期为2ns,clk_seg的周期为4ns,clk的周期为32ns,符合倍数关系，故分频模块的正确性得到验证。

verilog实现简易24⼩时计数器1.顶层数码管显⽰模块`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 18:57:45 08/18/2019// Design Name:// Module Name: dynamic_seg_top// Project Name:// Target Devices:// Tool versions:// Description: //实现简易时钟计数功能//// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://module dynamc_seg_top//---------------------<端⼝声明>---------------------------------------(input clk_50MHZ , //时钟，50Mhzinput rst_n , //复位，低电平有效output reg [ 7:0] seg_sel , //数码管位选output reg [ 7:0] seg_data //数码管段选，即内容显⽰);//---------------------<信号定义>---------------------------------------wire clk_1KHZ ;reg [3:0] data_tmp ;reg [7:0] cnt ;wire [23:0] data ;//----------------------------------------------------------------------// 1k分频例化，扫描⼀个数码管时间为1ms//----------------------------------------------------------------------CLK_DIV #(.width(16),.cnt(50_000))uut(.clk_50MHZ(clk_50MHZ),.rst_n(rst_n),.clk_out(clk_1KHZ));//======================================================================////时，分，秒计数例化////======================================================================clock_cntclk_cnt_uut(.clk_50MHZ(clk_50MHZ),.rst_n(rst_n),.data(data));//----------------------------------------------------------------------// 数码管扫描，8位循环扫描，频率为1k//----------------------------------------------------------------------always @(posedge clk_1KHZ or negedge rst_n)beginif(!rst_n)seg_sel <= 8'b0111_1111;else if(seg_sel==8'b1111_1110)seg_sel <= 8'b0111_1111;elseseg_sel <= ~(~seg_sel>>1);end//----------------------------------------------------------------------// 位选，不同计数对应不同位选编码，也对应分割的不同数据//----------------------------------------------------------------------always @(*)begincase(seg_sel)8'b0111_1111: data_tmp = data[ 3: 0] ; // 位18'b1011_1111: data_tmp = data[ 7: 4] ; // 位28'b1101_1111: data_tmp = 4'ha ; // 位38'b1110_1111: data_tmp = data[11:8] ; // 位48'b1111_0111: data_tmp = data[15:12] ; // 位58'b1111_1011: data_tmp = 4'hb ; // 位68'b1111_1101: data_tmp = data[19:16] ; // 位78'b1111_1110: data_tmp = data[23:20] ; // 位8default: data_tmp = 4'b0000 ;endcaseend//----------------------------------------------------------------------// 段选，将不同分割数据进⾏段选编码，实验平台为2个4位⼀体共阳数码管//----------------------------------------------------------------------always @(*)begincase(data_tmp)4'h0: seg_data = 9'hc0;4'h1: seg_data = 9'hf9;4'h2: seg_data = 9'ha4;4'h3: seg_data = 9'hb0;4'h4: seg_data = 9'h99;4'h5: seg_data = 9'h92;4'h6: seg_data = 9'h82;4'h7: seg_data = 9'hf8;4'h8: seg_data = 9'h80;4'h9: seg_data = 9'h90;4'ha: seg_data = 9'hbf;//4'hb: seg_data = 9'hbf;//第三位和第六位显⽰时钟的分隔线default:seg_data = 9'hc0;endcaseendendmodule2.时分秒计数模块`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 19:51:36 02/25/2020// Design Name:// Module Name: clock_cnt// Project Name:// Target Devices:// Tool versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments:////////////////////////////////////////////////////////////////////////////////////module clock_cnt(input clk_50MHZ,input rst_n,output [23:0]data);reg [7:0] second ;//时钟“秒”reg [7:0] minute ;//时钟“分”reg [7:0] hour ;//时钟“⼩时”wire clk_1HZ ;//----------------------------------------------------------------------//-- 例化计数分频产⽣1HZ时钟//----------------------------------------------------------------------CLK_DIV #(.width(28),.cnt(50_000_000))uut(.clk_50MHZ(clk_50MHZ),.rst_n(rst_n),.clk_out(clk_1HZ));//----------------------------------------------------------------------//-- 秒计数，从0-59计数，1秒加⼀，到59清零//----------------------------------------------------------------------always @(posedge clk_1HZ or negedge rst_n)beginif(!rst_n)second<=8'd0;else if (second[3:0]==4'd9)beginsecond[3:0]<=8'd0;if(second[7:4]==4'd5)second[7:4]<=4'd0;elsesecond[7:4]<=second[7:4]+4'd1;endelsesecond[3:0]<=second[3:0]+4'd1;end//----------------------------------------------------------------------//-- 分计数，从0-59计数，1分钟加⼀，到59清零//----------------------------------------------------------------------always @(posedge clk_1HZ or negedge rst_n)beginif(!rst_n)minute<=8'd0;else if ((second[3:0]==4'd9)&(second[7:4]==4'd5))beginif(minute[3:0]==4'd9)beginminute[3:0] <=4'd0;if(minute[7:4]==4'd5)minute[7:4] <=4'd0;elseminute[7:4] <=minute[7:4]+4'd1;endelsebeginminute[3:0]<=minute[3:0]+4'd1;endendelseminute<=minute;end//----------------------------------------------------------------------//-- ⼩时计数，从0-23计数，1⼩时加⼀，到23清零//----------------------------------------------------------------------always @(posedge clk_1HZ or negedge rst_n)beginif(!rst_n)hour<=8'd0;else if ((second[3:0]==4'd9)&(second[7:4]==4'd5)&(minute[3:0]==4'd9)&(minute[7:4]==4'd5)) beginif(hour[7:4]==4'd2)beginif(hour[3:0]==4'd3)beginhour[3:0] <=4'd0;hour[7:4]<=4'd0;endelsebeginhour[7:4]<=hour[7:4];hour[3:0] <=hour[3:0]+4'd1;endendelsebeginif(hour[3:0]==4'd9)beginhour[3:0] <=4'd0;hour[7:4] <=hour[7:4]+4'd1;endelsebeginhour[3:0] <=hour[3:0]+4'd1;hour[7:4] <=hour[7:4];endendendelsehour<=hour;endassign data[3:0] =second [3:0];//将“秒”的个位数送到数码管第⼀位assign data[7:4] =second [7:4];//将“秒”的⼗位数送到数码管第⼆位assign data[11:8] =minute [3:0];//将“分“的个位数送到数码管第四位assign data[15:12] =minute [7:4];//将”分”的⼗位数送到数码管第五位assign data[19:16] =hour [3:0];//将“时“的个位数送到数码管第七位assign data[23:20] =hour [7:4];//将”时”的个位数送到数码管第⼋位endmodule3.任意时钟分频模块`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 18:54:40 02/25/2020// Design Name:// Module Name: CLK_DIV// Project Name:// Target Devices:// Tool versions:// Description: //任意时钟分频模块//// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments:////////////////////////////////////////////////////////////////////////////////////module CLK_DIV #(parameter width = 28,parameter cnt = 50_000_000)(input clk_50MHZ,input rst_n ,output clk_out);reg [width-1:0] cnt_p;reg cnt_n;reg clk_p;reg clk_n;//上升沿计数器，实现0-49_999_999计数always@(posedge clk_50MHZ or negedge rst_n)beginif(!rst_n)cnt_p <= 1'b0;else if(cnt_p == (cnt-1))cnt_p <= 1'b0;elsecnt_p <= cnt_p + 1'b1;end//上升沿触发时钟分频，实现1HZ时钟输出always@(posedge clk_50MHZ or negedge rst_n)beginif(!rst_n)clk_p<=1'b0;else if(cnt_p<(cnt>>1))clk_p<=1'b0;elseclk_p<=1'b1;endalways@(negedge clk_50MHZ or negedge rst_n)beginif(!rst_n)cnt_n <= 1'b0;else if(cnt_n == (cnt-1))cnt_n <= 1'b0;elsecnt_n <= cnt_n + 1'b1;endalways@(negedge clk_50MHZ or negedge rst_n)beginif(!rst_n)clk_n<=1'b0;else if(cnt_n<(cnt>>1))clk_n<=1'b0;elseclk_n<=1'b1;endwire clk1=clk_50MHZ; //当分频系数为1时，输出时钟wire clk2=clk_p; //当分频系数为偶数时，输出等于clk_pwire clk3=clk_p&clk_n;//当分频系数为奇数时，输出等于clk_p&clk_n assign clk_out=(cnt==1)?clk1:(cnt[0]? clk2:clk3);endmodule4.时分秒仿真testbench⽂件`timescale 100ps / 1ps////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 22:18:22 02/25/2020// Design Name: clock_cnt// Module Name: C:/mydesign/dybamic_seg1/clk_tb.v// Project Name: dybamic_seg// Target Device:// Tool versions:// Description://// Verilog Test Fixture created by ISE for module: clock_cnt//// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://////////////////////////////////////////////////////////////////////////////////module clk_tb;// Inputsreg clk_50MHZ;reg rst_n;// Outputswire [23:0] data;// Instantiate the Unit Under Test (UUT)clock_cnt uut (.clk_50MHZ(clk_50MHZ),.rst_n(rst_n),.data(data));initial begin// Initialize Inputsclk_50MHZ = 0;rst_n = 0;// Wait 100 ns for global reset to finish#10;rst_n = 1;#10;// Add stimulus hereendalways #1 clk_50MHZ=~clk_50MHZ;endmodule5.显⽰模块仿真testbench⽂件`timescale 1ns / 1ps////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 15:11:16 02/26/2020// Design Name: dynamc_seg_top// Module Name: C:/mydesign/dybamic_seg1/dy_segtb.v// Project Name: dybamic_seg// Target Device:// Tool versions:// Description://// Verilog Test Fixture created by ISE for module: dynamc_seg_top //// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://////////////////////////////////////////////////////////////////////////////////module dy_segtb;// Inputsreg clk_50MHZ;reg rst_n;// Outputswire [7:0] seg_sel;wire [7:0] seg_data;// Instantiate the Unit Under Test (UUT)dynamc_seg_top uut (.clk_50MHZ(clk_50MHZ),.rst_n(rst_n),.seg_sel(seg_sel),.seg_data(seg_data));initial begin// Initialize Inputsclk_50MHZ = 0;rst_n = 0;// Wait 100 ns for global reset to finish#10;rst_n = 1;#10;// Add stimulus hereendalways #1 clk_50MHZ=~clk_50MHZ;endmodule。

姓名班级学号实验日期节次教师签字成绩基于BASYS2开发板的记忆秒表设计一、实验目的1、熟悉基于Verilog HDL语言输入方式的数字电路的设计方法。

2、掌握基于FPGA的设计流程。

3、熟悉BASYS2开发板的使用方法。

4、熟悉Xilinx ISE软件的使用方法。

5、培养自己独立自主设计并完成实验的能力。

二、总体设计方案或技术路线本实验利用BASYS2开发板的已有资源来进行设计实验，并用Xilinx ISE软件来编写和综合Verilog代码。

总体设计方案是设计一个带有记忆功能的秒表。

具体而言，该秒表通过BASYS2开发板的50M的时钟进行分频计时，最大计时时间为99.99s，用4位数码管动态显示计时时间，除了有基本的运行、暂停及复位清空功能，还有存储当前时间和查看存储时间的功能。

三、实验电路图BASYS2开发板原理图--数码管板上数码管为4位共阳极数码管，每段为低电平点亮，位选接了三极管增大驱动电流，同时为非逻辑，所以位选信号为低电平有效。

BASYS2开发板原理图--按键本实验用到了两个按键BTN0和BTN1，BTN0为复位按键，对应程序的clear信号，BTN1为存储按键，对应程序的btn[1]信号，按一次该按键数据存储一次，下一次按下时这一次存的数据将被替换掉。

BASYS2开发板原理图--开关本实验用到了两个开关SW7和SW1，SW7为运行、暂停开关，对应程序的sw[0]信号，开关打到上方为运行，下方为暂停，SW1为显示切换开关，对应程序的sw[1]信号，在计时暂停的前提下，将开关打到上方显示出存储的时间数据。

四、仪器设备名称、型号和技术指标硬件：BASYS2开发板软件：Xilinx ISE（编程）、Digilent Adept（下载）五、程序流程图六、程序源代码/////////////////////////////////////////////////////////程序文件`timescale 1ns / 1ps////////////////////////////////////////////////////////////////////////////////// // Company:// Engineer://// Create Date: 15:45:01 11/26/2014// Design Name:// Module Name: miaobiao// Project Name:// Target Devices:// Tool versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://///////////////////////////////////////////////////////////秒表的顶层模块module miaobiao(input wire clk,///////////////////////////////开发板系统时钟50MHzinput wire[1:0] btn,////////////////////////两个按键：[0]复位和[1]存时间input wire[1:0] sw,/////////////////////////两个开关：[0]运行/暂停和[1]显示存储时间output wire[7:0] smg,/////////////////////数码管的8个段选信号output wire[3:0] smg_an/////////////////数码管的4个位选信号);wire clear;assign clear=btn[0];////////////////////////////////////将复位按键信号传给clear变量wire clk_1k;clkdiv #(50000) m0(clk,clear,clk_1k);//将50MHz进行5万分频输出1kHz时钟信号wire[15:0]number;timer m1(sw[0]&clk_1k,clear,number);///////////计时器模块，输出当前时间数据wire[15:0]num_save;save m2(clk,clear,btn[1],number,num_save);//////按键按下存储当前时间wire[15:0]num_display;/////////////////////////////////////////////////////////////////////////////根据开关状态选择显示内容choose_4num m3(sw,number,num_save,num_display);display m4(clk_1k,clear,num_display,smg,smg_an);///////将数字送给数码管显示endmodule///////////////////////////////////////////////////////////////////////////////4选1数据选择器模块module choose_4num(input wire[1:0]sw,input wire[15:0]number,input wire[15:0]num_save,output reg[15:0]num_display);always@(*)case(sw)0:num_display<=number;/////////////显示内容为当前时间1:num_display<=number;/////////////。

练习设计一个10进制计数器电路，把10进制计数器的计数结果送到一位数码管显示，要求计数器的计数频率为1Hz。

系统时钟为25MHz，要求系统同步复位，高电平有效。

完成电路设计框图，各模块仿真以及系统功能仿真和下载编程。

分频器：module fenpin25(clk,rst,clk_1hz);input clk;input rst;output clk_1hz;reg clk_1hz;reg [23:0] cnt;always@(posedge clk or posedge rst)beginif(rst==1'b1)cnt<=24'd0;else if(cnt==)begincnt<=24'd0;clk_1hz<=~clk_1hz;endelsecnt<=cnt+1;endendmodule十进制计数器：module cnt10(rst,clk,cnt);input rst,clk;output [3:0] c nt;reg [3:0] c nt;always@(posedge clk)beginif(rst==1'b0)cnt<=4'b000;else if(cnt==4'd9)cnt<=4'b000;elsecnt<=cnt+1;endendmodule十进制计数器仿真波形图：LED译码器：module qiduan(cnt,led,scan); input [3:0] c nt;output [6:0] l ed;output [3:0] s can;reg [6:0] l ed;wire [3:0] s can;assign scan=4'b0001;always@(cnt)begincase(cnt)4'b0001:led=7'b0000110;4'b0010:led=7'b1011011;4'b0011:led=7'b1001111;4'b0100:led=7'b1100110;4'b0101:led=7'b1101101;4'b0110:led=7'b1111100;4'b0111:led=7'b0000111;4'b1000:led=7'b1111111;4'b1001:led=7'b1101111;4'b1010:led=7'b1110111;default:led=7'b0111111;endcaseendendmoduleLED译码器仿真波形图：顶层电路Verilog HDL代码：module cnt10led(rst,clk,led,scan);input rst;input clk;output [6:0] l ed;output [3:0] s can;wire [3:0] c nt;wire [6:0] l ed;wire [3:0] s can;fenpin25 u0(.clk(clk),.rst(rst),.clk_1hz(clk_1hz)); cnt10 u1(.clk(clk_1hz),.rst(rst),.cnt(cnt)); qiduan u2(.cnt(cnt),.led(led),.scan(scan));endmodule框图：。

Verilog实现数码管电子时钟1 原理图8位8段LED数码管，实现时钟的秒、分、小时、日期年月日的显示，其中主显示月、日、小时和分，按住按键S1显示年和秒；8x8的LED阵列显示秒的跳变，每一分钟点亮一圈，8位LED的跑马灯以1秒的频率移动；S1~S4按键实现时钟的设置，S1显示年和秒，S2选择设置的时钟段，S3实现设置数据的增加，S4跳出设置；4x4的矩阵按键，用了K1~K10共10个键，实现数据1~9、0的输入，可用于设置时钟（参考实例图）。

数码管显示的原理图如下，2个4位的8段数码管，组成的8位8段数码管，每个4位数码管的数据线独立，其实是可以以总线形式连接在一起的，可以减少IO。

共阳极的供电端用了三极管增加驱动，否则IO供电驱动多个数码管时有困难。

按键检测及跑马灯原理图如下，共5个按键，其中一个作为Reset按键（设计未加电容，可以考虑优化），每个按键采用一个IO检测，低电平表示有按键按下。

共8个LED灯，每个灯采用一个IO驱动，高电平点亮。

8x8的矩阵LED，行H1-H8为共阳，采用三极管增加驱动，但此实验板采用5V供电，因此无论行控制信号输出高电平或是低电平，都会导致LED有供电，只是供电强弱不一样，但都可能点亮LED，所以实现时需要将不供电时输出高阻z，同理对数据信号V1-V8。

此矩阵显示原理也是分时显示每一列数据，轮流显示速率较快，让人眼无法反映识别出来，避免闪烁。

4x4的矩阵按键，8个IO，检测原理是IO63、66、67、68作为输出信号，轮流赋值高电平，IO59、60、61、62作为输入信号，检测对应的按键按下。

比如，在IO68赋值高电平时，检测到IO59信号为高电平，则表示按键K1被按下，本时钟只用了10个按键，K1~K10。

2 CPLD代码module clock (clk_24m, //24M时钟reset_n, //全局异步复位/******************************************* 8位8段数码管显示接口信号*******************************************/ Bit_line,Data_line_h,Data_line_l,/******************************************* 8位跑马灯接口信号*******************************************/ led_Bit_line,/******************************************* S1-S5按键信号*******************************************/Key_line,/*******************************************8x8 LED数码管矩阵接口信号*******************************************/Hline,Vline,/*******************************************按键阵列接口信号*******************************************/Keyarray_Vline,Keyarray_Hline);input wire clk_24m;input wire reset_n;output wire [7:0] Hline;output wire [7:0] Vline;output wire [7:0] Bit_line;output wire [0:7] Data_line_h;output wire [0:7] Data_line_l;output wire [7:0] led_Bit_line;input wire [3:0] Key_line;input wire [3:0] Keyarray_Vline;output wire [2:0] Keyarray_Hline;/*************************************************************** 内部分频时钟，便于计数。

v e r i l o g实验-计数器实验报告-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIAN计数器1、实现目标及介绍实验实现了一个简易的计数器，计数范围可达899（0~899），通过key4按键计数，每按下一次，计数加一，百位数显示在led上，个位与十位显示在数码管上。

为十进制计数，数码管1计数到九后置零。

数码管2获得进位加一，数码管2到9后当再次获得个位进位时再次向百位进一，点亮led1，每百位点亮一个led。

此外key4为清零键，可随时按键清零。

2、效果展示计数99清零计数100视频展示（双击观看）3、代码实现与模块分析1.顶层模块module jishuqi(input wire clk,rst, eg_data_1 (cnt[7:4]), eg_data_2 (cnt[3:0]), eg_led_1 (segment_led_1), eg_led_2 (segment_led_2) lk (clk),.rst (rst),.key (key1),.key_pulse (key_pulse));endmodule2.数码管显示模块module segment (seg_data_1,seg_data_2,seg_led_1,seg_led_2);input [3:0] seg_data_1;键消抖模块eg_data_1 (cnt[7:4]), eg_data_2 (cnt[3:0]), eg_led_1 (segment_led_1), eg_led_2 (segment_led_2) lk (clk),.rst (rst),.key (key1),.key_pulse (key_pulse));endmodule//按键消抖module debounce (clk,rst,key,key_pulse);parameter N = 2; //要消除的按键的数量input clk;input rst;input [N-1:0] key; //输入的按键output [N-1:0] key_pulse; //按键动作产生的脉冲reg [N-1:0] key_rst_pre; //定义一个寄存器型变量存储上一个触发时的按键值reg [N-1:0] key_rst; //定义一个寄存器变量储存储当前时刻触发的按键值wire [N-1:0] key_edge; //检测到按键由高到低变化是产生一个高脉冲//利用非阻塞赋值特点，将两个时钟触发时按键状态存储在两个寄存器变量中always @(posedge clk or negedge rst)beginif (!rst)beginkey_rst <= {N{1'b1}}; //初始化时给key_rst赋值全为1，{}中表示N个1key_rst_pre <= {N{1'b1}};endelsebeginkey_rst <= key; //第一个时钟上升沿触发之后key 的值赋给key_rst,同时key_rst的值赋给key_rst_prekey_rst_pre <= key_rst; //非阻塞赋值。

西安邮电大学数字系统设计实验课程设计报告书2013- 2014 学年第一学期专业：自动化班级：学号姓名实用多功能数字时钟设计一、设计要求数字钟具有整点报时和校时功能。

（1）以4位LERD数码管显示时、分，时为24进制。

（2）时、分显示数字之间以小数点间隔，小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时。

（3）整点报时采用蜂鸣器实现。

每当整点前控制蜂鸣器以低频鸣响4次，响1s、停1s，直到整点前一秒以高频响1s，整点时结束。

（4）采用两个按键分别控制“校时”或“校分”。

按下“校时”键时，时显示值以0~23循环变化；按下“校分”键时，分显示值以0~59循环变化，但时显示值不能变化。

二、背景知识介绍（1）Verilog HDL简介Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。

被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。

数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。

Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。

所有这些都使用同一种建模语言。

此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。

Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。

因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。

语言从C编程语言中继承了多种操作符和结构。

Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。

但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。

当然，完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。

（2）Modelsim简介Modelsim仿真工具是Model公司开发的。

实验报告2019 -2020 学年第2学期开课单位电子信息学院适用年级、专业2017级电子信息科学与技术Z 课程名称FPGA技术及应用-课内实验主讲教师课程序号BS6222003X3-03课程代码BS6222003X3实验名称计时器和倒计时的系统设计实验学时2学时学号姓名实验五计时器和倒计时的系统设计①掌握用Verilog HDL文本输入法设计计时电路的方法，并通过电路仿真和硬件验证，进一步了解计时器的功能和特性。

②掌握用Verilog HDL文本输入法设计倒计时电路的方法，并通过电路仿真和硬件验证，进一步了解倒计时电路的功能和特性。

二、实验原理1.计时器24小时计时器的电路框图如图8.1所示。

图8.1 24小时计时器的电路框图24小时计时器由2个60进制加计数器和1个24进制加计数器构成，输入CLK为1HZ(秒)的时钟，经过60进制加计数后产生1分钟的进位时钟信号，再经过60进制加计数后产生1小时的进位时钟信号送给24进制加计数器进行加计数，当加计数到达23:59:59后，再来-一个秒脉冲，产生时的进位输出。

将两个60进制加计数器和一个24进制加计数器的输出送数码管显示，得到计时器的显示结果。

其中，秒脉冲由EDA实调仪上的20MHz晶振分频得到。

2.倒计时器24小时倒计时器的电路框图如图8.2所示。

图8.2 24 小时倒计时器的电路框图24小时倒计时器由2个60进制减计故器和1个24进制减计数器构成，输入CLK为1Hz(秒)的时钟，经过60进制减计数后产生1分钟的借位时钟信号，再经过60进制减计数后产生I小时的借位时钟信号送给24进制减计数器进行减计数，当减计数到达00:00:00后，产生时的借位输出，同时24小时倒计时器停止倒计时，并发出提醒信号。

将两个60进制减计数器和一个24进制减计数器的输出送数码管显示，得到倒计时的显示结果。

其中，秒脉冲由EDA实训仪上的20MHz晶振分频得到。

三、实验设备①EDA实调仪1台。

数字电路时钟设计verilog语言编写-电子线路设计与测试实验报告一、实验名称多功能数字钟设计二、实验目的1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程；2.熟悉一种EDA软件使用；3.掌握Verilog设计方法；4.掌握分模块分层次的设计方法；5.用Verilog完成一个多功能数字钟设计。

三、设计内容及要求1．基本功能具有“秒”、“分”、“时”计时功能，小时按24小时制计时。

具有校时功能，能对“分”和“小时”进行调整。

2.扩展功能仿广播电台正点报时。

在59分51秒、53秒、55秒、57秒发出低音512Hz 信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点。

定时控制，其时间为23时58分。

3.选做内容任意时刻闹钟（闹钟时间可设置）。

自动报整点时数。

四．系统框图与说明数字钟框图1.数字钟电路系统由主体电路和扩展电路两大部分所组成。

2.秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照“24进制”规律计数。

3.计数器的输出经译码器送显示器。

五．设计步骤1.列写多功能数字钟设计--层次结构图多功能数字钟顶层模块（clock_main.v）小时计数器（counter24.v）分钟计数器（counter60.v）秒钟计数器（counter60.v）6进制计数器（counter6.v）10进制计数器（counter10.v）6进制计数器（counter6.v）10进制计数器（counter10.v）分频模块（fre_divider.v）固定时刻闹钟设定校时模块任意时刻闹钟（setclock.v）整点报时模块（baoshi.v）2.拟定数字钟的组成框图，在Max+Plus II软件中，使用Verilog 语言输入，采用分层次分模块的方法设计电路；3.设计各单元电路并进行仿真；4.对数字钟的整体逻辑电路图，选择器件，分配引脚，进行逻辑综合；5.下载到Cyclone II FPGA实验平台上，实际测试数字钟的逻辑功能。