集成电路版图设计基础第6章：寄生参数
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集成电路原理第六章S知识分享
（1）接电阻增加输出电阻的技术
VGG为固定偏置，则 vg2=0
vgs2 vg2 vs2 vs2
vbsvs2
i0gd2s(v0vs2)gm 2( vs2)gm2b (s vs2)
vs2ri0
（6-3）
图6-3
接电阻增加输出电阻 的结构与等效电路
2020/10/19
而饱和区衬底跨导
gm
b2sviDBSS
假设：VDD=10V，VBV=6.5V，rz=100，R=35k，则此基准电压源的灵敏 度为0.0044。
2020/10/19
3、CMOS带隙基准源
CMOS带隙基准源电路见 图6-13，此结构实现了一种较 为精确的基准电压源。主要利 用了MOSFET的亚阈区工作时电 流的正温度系数特性与BJT的 BE结导通电压VBE的负温度特 性相互补偿，达到恒定的基准 电压输出。
模拟集成运算放大器电路分层说明
2020/10/19
10Bits 105MSPS 3V ADC 原理图
2020/10/19
无缓冲二级CMOS运放电路
电流镜 源耦合对 偏置电路
共源放大器
2020/10/19
多路电流放大器
6.2.1 电流源与电流沉（Current Source and Sink） 所谓电流源或电流沉，是指一种在任何时间内，其电流值
2020/10/19
6.2.3 基准源
理想的基准电压源或电流源应不受电源和温度变化的影响。 “基准”即是强调基准源的输出数值比一般电源的数值有更高 的精度和稳定性。通常基准与其连接的负载有关，可用缓冲放 大器使其和负载隔开，同时保持良好的性能。
1、简单的电压分压器
VREFVDD
R2 R1 R2
VGG为固定偏置，则 vg2=0
vgs2 vg2 vs2 vs2
vbsvs2
i0gd2s(v0vs2)gm 2( vs2)gm2b (s vs2)
vs2ri0
（6-3）
图6-3
接电阻增加输出电阻 的结构与等效电路
2020/10/19
而饱和区衬底跨导
gm
b2sviDBSS
假设：VDD=10V，VBV=6.5V，rz=100，R=35k，则此基准电压源的灵敏 度为0.0044。
2020/10/19
3、CMOS带隙基准源
CMOS带隙基准源电路见 图6-13，此结构实现了一种较 为精确的基准电压源。主要利 用了MOSFET的亚阈区工作时电 流的正温度系数特性与BJT的 BE结导通电压VBE的负温度特 性相互补偿，达到恒定的基准 电压输出。
模拟集成运算放大器电路分层说明
2020/10/19
10Bits 105MSPS 3V ADC 原理图
2020/10/19
无缓冲二级CMOS运放电路
电流镜 源耦合对 偏置电路
共源放大器
2020/10/19
多路电流放大器
6.2.1 电流源与电流沉（Current Source and Sink） 所谓电流源或电流沉，是指一种在任何时间内，其电流值
2020/10/19
6.2.3 基准源
理想的基准电压源或电流源应不受电源和温度变化的影响。 “基准”即是强调基准源的输出数值比一般电源的数值有更高 的精度和稳定性。通常基准与其连接的负载有关，可用缓冲放 大器使其和负载隔开，同时保持良好的性能。
1、简单的电压分压器
VREFVDD
R2 R1 R2
集成电路的设计基础
13
版图几何设计规则
N阱设计规则示意图
2019/11/13
《集成电路设计基础》
14
版图几何设计规则
P+、N+有源区相关的设计规则列表
编号 描 述
尺
寸
目的与作用
2.1
P+、N+有源区宽度
3.5
保证器件尺寸，减少窄沟道效
应
2.2
P+、N+有源区间距
3.5
减少寄生效应
2019/11/13
《集成电路设计基础》
2019/11/13
《集成电路设计基础》
9
版图几何设计规则
• 有几种方法可以用来描述设计规则。 其中包括：
＊以微米分辨率来规定的微米规则 ＊以特征尺寸为基准的λ规则
2019/11/13
《集成电路设计基础》
10
版图几何设计规则
层次
人们把设计过程抽象成若干易 于处理的概念性版图层次，这些层 次代表线路转换成硅芯片时所必需 的掩模图形。
（4）布线层选择。
2019/11/13
《集成电路设计基础》
38
布线规则
2019/11/13
《集成电路设计基础》
39
5 版图设计及版图验证
版图设计一般包括：
基本元器件版图设计 布局和布线 版图分析与检验
2019/11/13
《集成电路设计基础》
40
版图设计及版图验证
版图的构成
版图由多种基本的几何图形所构成。 常见的几何图形有：
《集成电路设计基础》
49
半定制标准单元示意图
抽象图是把版图中与布局布线有关的图 形信息抽出来而删去其他信息所形成的 图形。 其中包括：单元的边界、电源线、地线、 N阱、硅栅、输入/输出的脚（PIN）等以 及其他必要的信息。
寄生参数素材课件
寄生参数素材课件
目录 Contents
• 寄生参数概述 • 寄生电阻 • 寄生电容 • 寄生电感 • 寄生参数提取技术 • 寄生参数在电路设计中应用案例
01
寄生参数概述
定义与分类
定义
在电子电路中，除元件本身的电 阻、电容和电感等基本参数外， 还存在一些附加参数，称为寄生 参数。
分类
主要包括寄生电阻、寄生电容和 寄生电感等。
降低电路效率
寄生电感可能增加电路中的无功功率，降低电路 的工作效率。
减小寄生电感方法
1 2
优化布线
合理布局导线，减小导线长度和回路面积，降低 寄生电感。
使用低电感元件
选择引脚电感较小的电子元件，降低寄生电感的 影响。
3
采用多层板结构
利用多层板结构，将电源线和地线分别布置在不 同层，减小互感。
05
提高接触质量
优化导体之间的接触质量 ，如采用镀金、镀银等工 艺，降低接触电阻。
优化焊接工艺
改进元器件引脚的焊接工 艺，确保焊接质量良好， 降低引脚电阻。
03
寄生电容
寄生电容产生原因
导线之间电容
由于导线之间存在电场，导线之间会形成电容，即导线间寄生电 容。
元件引脚与地之间电容
元件引脚与地之间存在电场，形成引脚与地之间的寄生电容。
寄生参数影响
01
02
03
04
信号完整性
寄生参数可能导致信号失真、 衰减和噪声增加，影响信号完
整性。
电源完整性
寄生参数可能引起电源波动、 纹波和噪声，影响电源完整性
。
电磁兼容性
寄生参数可能产生电磁干扰（ EMI）和电磁兼容性（EMC）
问题。
电路性能
目录 Contents
• 寄生参数概述 • 寄生电阻 • 寄生电容 • 寄生电感 • 寄生参数提取技术 • 寄生参数在电路设计中应用案例
01
寄生参数概述
定义与分类
定义
在电子电路中，除元件本身的电 阻、电容和电感等基本参数外， 还存在一些附加参数，称为寄生 参数。
分类
主要包括寄生电阻、寄生电容和 寄生电感等。
降低电路效率
寄生电感可能增加电路中的无功功率，降低电路 的工作效率。
减小寄生电感方法
1 2
优化布线
合理布局导线，减小导线长度和回路面积，降低 寄生电感。
使用低电感元件
选择引脚电感较小的电子元件，降低寄生电感的 影响。
3
采用多层板结构
利用多层板结构，将电源线和地线分别布置在不 同层，减小互感。
05
提高接触质量
优化导体之间的接触质量 ，如采用镀金、镀银等工 艺，降低接触电阻。
优化焊接工艺
改进元器件引脚的焊接工 艺，确保焊接质量良好， 降低引脚电阻。
03
寄生电容
寄生电容产生原因
导线之间电容
由于导线之间存在电场，导线之间会形成电容，即导线间寄生电 容。
元件引脚与地之间电容
元件引脚与地之间存在电场，形成引脚与地之间的寄生电容。
寄生参数影响
01
02
03
04
信号完整性
寄生参数可能导致信号失真、 衰减和噪声增加，影响信号完
整性。
电源完整性
寄生参数可能引起电源波动、 纹波和噪声，影响电源完整性
。
电磁兼容性
寄生参数可能产生电磁干扰（ EMI）和电磁兼容性（EMC）
问题。
电路性能
第9章微电子概论寄生参数
I/O pads, clock, power, ground
8
寄生电容
减少寄生电容的方法 - 选择金属层
宽度、间距 widening a wire leads to less than a proportional
increase in capacitance, but a proportional reduce in resistance, so the RC delay product improves.
12
寄生电阻
IR压降： 假设导线的方块电阻Rsqu是0.05Ω, 则
R = Rsqu*L/W = 0.05Ω*（2mm/2um） = 50 Ω
V = IR = 50Ω*1mA = 50 mV
9
寄生电容
减少寄生电容的方法 – 绕过电路走线
在某些电路的上面布金属线,这是在数字自动布局布线中经常会遇 到的情况。 各层金属相互交叠,所以在反相器、触发器等都存在 寄生电容。如果不加以干预的话, 只是由布线器来操作, 那么就有 可能毁了你的芯片。
在模拟电路版图设计中,我们经常会人为的将敏感信号隔离开来, 尽量避免在敏感电路上面走线,而只是将金属线走在电路之间,这 样寄生的参数就小一些且相对容易控制。
确认。
Metal
M1
M2
M3
M4
Min. Width
0.8
0.8
2.4
6.5
Cap/Unit Area 5
(fF/um2)
3
2.5
1.5
Cap 10um wire 40
24
66
97.5
7
寄生电容
减少寄生电容的方法 - 选择金属层
Modern processes have eight or more metal layers. The lower layers are thin and optimized for a tight
8
寄生电容
减少寄生电容的方法 - 选择金属层
宽度、间距 widening a wire leads to less than a proportional
increase in capacitance, but a proportional reduce in resistance, so the RC delay product improves.
12
寄生电阻
IR压降： 假设导线的方块电阻Rsqu是0.05Ω, 则
R = Rsqu*L/W = 0.05Ω*（2mm/2um） = 50 Ω
V = IR = 50Ω*1mA = 50 mV
9
寄生电容
减少寄生电容的方法 – 绕过电路走线
在某些电路的上面布金属线,这是在数字自动布局布线中经常会遇 到的情况。 各层金属相互交叠,所以在反相器、触发器等都存在 寄生电容。如果不加以干预的话, 只是由布线器来操作, 那么就有 可能毁了你的芯片。
在模拟电路版图设计中,我们经常会人为的将敏感信号隔离开来, 尽量避免在敏感电路上面走线,而只是将金属线走在电路之间,这 样寄生的参数就小一些且相对容易控制。
确认。
Metal
M1
M2
M3
M4
Min. Width
0.8
0.8
2.4
6.5
Cap/Unit Area 5
(fF/um2)
3
2.5
1.5
Cap 10um wire 40
24
66
97.5
7
寄生电容
减少寄生电容的方法 - 选择金属层
Modern processes have eight or more metal layers. The lower layers are thin and optimized for a tight
capgen 寄生参数-概述说明以及解释
capgen 寄生参数-概述说明以及解释1.引言1.1 概述概述寄生参数（CapGen）是一种在电子系统设计中非常重要的概念。
它指的是由于设计或组装中的各种因素而引入的额外元件或电路的参数。
这些参数通常不可避免地出现在电路中，会对整个系统的性能产生潜在的影响。
因此，正确理解和考虑寄生参数是确保电路工作正常并提高系统性能的关键之一。
寄生参数可以包括电感、电容、电阻和导线等元件的额外参数。
它们可能是由于元器件之间的物理接触导致的，也可能是由于布线方式或封装工艺等因素引入的。
这些参数可能会导致电路的不稳定性、干扰或信号失真等问题，甚至影响整个系统的可靠性和性能。
在设计电路和系统时，我们需要充分考虑和评估这些寄生参数。
通过合理的布线和封装方式，可以减少不必要的干扰和失真。
此外，合理选择元器件和组件也是至关重要的，例如选择具有低寄生参数的元件，可以显著提高系统的性能。
然而，寄生参数并非完全可以消除。
相反，它们往往是电路中不可避免的一部分。
因此，理解和掌握如何分析和补偿寄生参数对于电子系统设计工程师来说至关重要。
只有通过深入研究和实践，我们才能更好地理解和应对寄生参数对系统性能的影响，并有效地提高电路和系统的可靠性和性能。
在接下来的部分中，我们将详细讨论寄生参数的定义和意义，以及影响寄生参数的因素。
通过深入理解这些内容，我们将能够更好地应对寄生参数带来的挑战，并为实际的电子系统设计提供有价值的指导。
1.2文章结构文章结构是指文章的组织框架和层次，它对于一个长文的撰写非常重要。
一个良好的文章结构可以使读者更容易理解文章的内容，并能够有条理地阅读整篇文章。
在本文中，我们将按照以下结构来撰写文章：1. 引言1.1 概述1.2 文章结构1.3 目的2. 正文2.1 寄生参数的定义和意义2.2 寄生参数的影响因素3. 结论3.1 寄生参数的应用价值3.2 未来研究方向在引言部分的概述中，我们将对寄生参数进行简要介绍，为读者提供一个对主题的整体认识。
第五章 寄生参数
第五章 版图中的寄生参数
寄生参数无处不在
寄生电容
由于尺寸很小，因此这些寄生参数的值也很小。但 会全部相加在一起。 对一个队电容影响不敏感的电路，在电路中工作很 稳定，就不必担心这些遍地分布的额外的小电容； 但对于频率高的电路，频率越高，寄生电容的影响 就越大
减小寄生电容的方法
1.减小导线长度：缩短了导线长度，就减小了导 线和衬底间或导线和别的可能导电之间的重叠。 2. 选择金属层： 起主要作用的电容通常是导线与衬底间的电容， 衬底之间还有寄生电阻，假设有噪声，寄生参 数可以把电路1的噪声通过衬底耦合到电路2.
计算IR压降
布线方案 当对IR压降的限制和电路中电路的大小了解后， 就会意识到必须把电源线分成多条导线才能满 足这些条件。
不足的是功率大的电路离压焊块最远。
根据总共19毫安的总电流来确定整条导线的宽度
有各种方案，具体采用哪种方案取决于 电路的要求
为了降低寄生电阻，要确保使用最厚的金属， 从工艺手册中可以找到每种金属的厚度 如果金属线具有相同的厚度，那么可以把上下 层金属线重叠起来形成叠层结构
匹配准则：选择一个中间值作为根部件
选用1k作为根电阻，其它电阻用串联和并联 的形式构成； 节省了接触电阻的总数，而根电阻较大，所以 接触电阻在总电阻中所占比例就较小。
匹配规则：采用指状交叉方式 把所有的部件都尽可能的靠近定义电阻； 把根部件围起来，使它处于中间是一种很好的 匹配解决办法—— 简单匹配，指状交叉匹配
寄生电感
当面对一个真正的高频电路时，电路中的导线 也开始具有寄生电感 处理寄生电感的方法是试着去模拟它，以便把 它作为电路的一部分来进行计算。
寄生参数无处不在
寄生电容
由于尺寸很小，因此这些寄生参数的值也很小。但 会全部相加在一起。 对一个队电容影响不敏感的电路，在电路中工作很 稳定，就不必担心这些遍地分布的额外的小电容； 但对于频率高的电路，频率越高，寄生电容的影响 就越大
减小寄生电容的方法
1.减小导线长度：缩短了导线长度，就减小了导 线和衬底间或导线和别的可能导电之间的重叠。 2. 选择金属层： 起主要作用的电容通常是导线与衬底间的电容， 衬底之间还有寄生电阻，假设有噪声，寄生参 数可以把电路1的噪声通过衬底耦合到电路2.
计算IR压降
布线方案 当对IR压降的限制和电路中电路的大小了解后， 就会意识到必须把电源线分成多条导线才能满 足这些条件。
不足的是功率大的电路离压焊块最远。
根据总共19毫安的总电流来确定整条导线的宽度
有各种方案，具体采用哪种方案取决于 电路的要求
为了降低寄生电阻，要确保使用最厚的金属， 从工艺手册中可以找到每种金属的厚度 如果金属线具有相同的厚度，那么可以把上下 层金属线重叠起来形成叠层结构
匹配准则：选择一个中间值作为根部件
选用1k作为根电阻，其它电阻用串联和并联 的形式构成； 节省了接触电阻的总数，而根电阻较大，所以 接触电阻在总电阻中所占比例就较小。
匹配规则：采用指状交叉方式 把所有的部件都尽可能的靠近定义电阻； 把根部件围起来，使它处于中间是一种很好的 匹配解决办法—— 简单匹配，指状交叉匹配
寄生电感
当面对一个真正的高频电路时，电路中的导线 也开始具有寄生电感 处理寄生电感的方法是试着去模拟它，以便把 它作为电路的一部分来进行计算。
lvs drc 寄生参数
lvs drc 寄生参数
LVS（Layout vs. Schematic）DRC（Design Rule Check）是集成电路设计中非常重要的步骤，它用于检查版图和原理图之间的一
致性，以确保设计的正确性和可制造性。
在LVS DRC中，寄生参数
是指版图中未直接连接到原理图中的器件或电气元件。
这些寄生参
数可能会对电路的性能产生影响，因此需要进行适当的检查和处理。
从版图设计角度来看，寄生参数可能包括电容、电感、电阻等。
这些参数可能是由于器件之间的布局、金属层的叠加、接线等因素
导致的。
在进行LVS DRC时，需要对这些寄生参数进行分析，确保
它们不会对电路的功能产生负面影响。
同时，设计人员还需要考虑
寄生参数对电路性能的影响，可能需要进行一些补偿或优化的措施。
另一方面，从原理图设计角度来看，寄生参数可能会影响电路
的工作频率、稳定性等性能指标。
因此，在进行LVS DRC时，需要
对原理图中的器件参数与版图中的实际参数进行比对，确保它们之
间的一致性。
如果发现寄生参数超出了设计规范，可能需要进行相
应的调整或修正。
总的来说，寄生参数在LVS DRC中是一个重要的考虑因素，需
要从版图设计和原理图设计两个角度进行全面的分析和处理，以确保电路设计的正确性和可制造性。
同时，也需要密切关注寄生参数对电路性能的影响，采取必要的措施进行优化和调整。
第五章 寄生参数
双极型晶体管的例子
匹配
匹配规则： 1.把匹配器件相互靠近放臵。 2.注意周围器件； 3.保持器件的方向一致；
根器件方法 第一种策略：保持在同一方向上； 第二种策略：采用跟部件；
根部件：采用库中的一个器件，用这同一器件 来设计所有其它器件；
不足之处：较大的电阻上的接触电阻会成为整 个电阻很显著的一部分；
四方交叉
如果只有两个器件，可以把每一个器件分为两半， 然后把它们成对角线放臵，称为四方交叉技术 四方交叉技术非常适合于“高度匹配”的要求
四方交叉技术只能应用于两个被一分为二 的器件；
四方交叉可以是任意一对器件；
图中，在集电极和基极的布线之间存在不必要 的额外重叠，这些额外的重叠是为了均衡某些 交叉寄生参数。 匹配规则：使布线上的寄生参数匹配
经济四方交叉
匹配规则：使每个器件都对称 对称性是版图中主要考虑的问题
匹配信号路径
差分逻辑要求高度匹配的电路。 在CMOS逻辑中，0和1分别代表高电平和低电 平。每个信号中只有一条导线。一条导线可以 传送低或高电平。 在差分逻辑中每个信号有两条导线，确定在两 条导线上两个信号之间的差别就知道了逻辑状 态。可以通过一个电压减去另一个电压的差来 决定逻辑状态。
使器件宽度一致； 采用尺寸较大的器件； 与电路设计者交流； 注意邻近的器件；
计算IR压降
布线方案 当对IR压降的限制和电路中电路的大小了解后， 就会意识到必须把电源线分成多条导线才能满 足这些条件。
不足的是功率大的电路离压焊块最远。
根据总共19毫安的总电流来确定整条导线的宽度
有各种方案，具体采用哪种方案取决于 电路的要求
第6章集成电路版图设计概述-PPT课件
版图之一
版图之二
上面的版图有些复杂，看不清图形的细节，下面 我们先从认识简单的单元电路的版图开始，学习 版图的设计方法.
NMOS 管的版图
Poly-silicon N select
Active
P select
Metal
P-sub
PMOS
Nwell
CMOS-工艺的 横向-PNP
N-Well
第6章 版图设计概述及L-Edit简介
集成电路版图设计工作非常复杂，掌握集成电路 的版图设计技术不可能毕其功于一役，必须循序 渐进。在学习中不可能一次将所有细节都搞清楚， 有时我们需要忽略一些细节，而只关心问题的主 要方面，细节问题待以后学习。 下面我们先认识一下实际版图。 看两个用L-Edit设计的版图的例子：
Device Extract
组件特性提取器，可以生成电路串接文件，可以从布局 图形中，提取组件特性，包括电阻、电容、组件长度、 组件宽度和面积。 L-Edit/Extract 可将由 L-Edit 所画出的 layout 生成出 SPICE netlist,用来作 LVS 比对或者是用 T-SPICE 去做 layout 后段仿真。它能够提取出组件和使用者自己定义 的子电路,支持 90 度和 45 度的对象。电路中去标示组 件及节点对于寻找layout 里面的元素可以达到快速的提 取。 对 于 大 多 数 共 同的组 件 参数都 可 提取出 来 , 像 是 MOSFET 长 , 宽, 源极/ 汲极面积和周长。 Diodes, BJTs, MESFETs, JFETs 的面积。对于有阶层的子电路也能提 取，还包含电容和电阻。
APR (Standard Cell Place & Route)
第6章 数字集成电路基本单元与版图8----DIVA中寄生元器件提取语句介绍：
DIVA中寄生元器件提取语句介绍DIVA中关于寄生元件提取的语句很多，分别是measureParasitic、multiLevelParasitic、measureFringe、calculatParasitic、saveParasitic、attachParasitic。
下面将就它们的用法作一些简单的介绍：在介绍之前，我们有必要澄清几个概念:首先，我们为什么要对版图进行寄生元件提取？很简单，我们都知道，在电路的版图当中，由于工艺上的或是其他的一些不可避免的因素的影响，会产生一些寄生的元件。
比如说：寄生电容、寄生电阻等等。
而这些寄生元件又往往会对我们的电路特性带来负面的影响，所以我们得尽量的减少其生成。
但就如上面所说的一样，一些寄生元件的产生有其必然性，这就要求我们设计的芯片能够在这些负面的影响下也能体现较好的特性。
所以在一块芯片的版图完成之后，我们所要进行的很重要的一步工作就是提取版图中的寄生参数并将其代入电路中进行模拟。
这就是我们所说的后模拟。
只有经过后模拟的版图才是最接近实际情况的器件版图。
另外，我们知道，在版图验证中LVS 是非常重要的。
在我们做完寄生参数的提取工作之后，下一步要进行的将是带寄生参数的SPICE模拟。
也就是说我们所提取得那些寄生参数将被加入到SPICE的网表（netlist）中去。
但是，在LVS 中我们却不能将这些寄生元件加入到其网表中，因为这些元件在原始版图中事实上是不存在的。
所以，我们将会得到两个不同的视图（view）：SPICE view和LVS view。
接下来，我们将进入正题。
在具体到每一个语句之前，我先介绍一下后面会经常用到的一些测量语句。
Area：面积 perimeter：周长 length：长度 bends：凹角（concave corner）corners：凸角（convex corner） angle：任意角（bends ＋corners）calculatParastic语句介绍：这个函数可以在前面measureParasitic语句所导出的值或是calculatParasitic语句所计算出的值的基础上进行进一步的计算。
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school of phye
basics of ic layout design
14
寄生电感
当电路是在一个真正的高频的情况下工作时, 导线也开始存在了 电感效应. 解决寄生电感的方法就是试着去模拟它, 把它当成电 路中的一部分. 首先需要尽早的完成布局,好让电路设计者较早的看到导线究竟能 有多长,然后估计出可能引起的电感.版图设计过程中尤其注意不 , 要因为电感耦合而影响其它部分.
school of phye
basics of ic layout design
8
寄生电容
减少寄生电容的方法 - 选择金属层
widening a wire leads to less than a proportional increase in capacitance, but a proportional reduce in capacitance, resistance, resistance, so the RC delay product improves. improves. Widening wires also increase the fraction of capacitance of the top and bottom plates which somewhat reduces plates, coupling noise from adjacent wires. Increasing spacing between wires reduces capacitance to the adjacent wires and leaves resistance unchanged unchanged. This improve the RC delay to some extent and significantly reduces coupling noise.
河
南
大
学
Henan
University
集成电路版图设计基础
basics of IC layout design
instructor: Zhang Qihui e-mail:qhzhang07@
第六章 寄生参数 寄生电容 寄生电阻 寄生电感 器件的寄生参数
school of phye
(Cpermicron has a value of about 1.5~2fF/um of gate width)
CMOS晶体管 晶体管
parameter
cutoff
linear 0 C0/2 C0/2 C0
saturation 0 2C0/3 0 2C0/3
Cgb C0= Cox*WL Cgs 0 Cgd 0 Cg= Cgb+ Cgs+ Cgd C0
school of phye
basics of ic layout design
10
寄生电容
减少寄生电容的方法 – 绕过电路走线
school of phye
basics of ic layout design
11
寄生电阻
通过电流密度可以选择导线宽度,电流大小孩影响单元间的布线 方案. 翻开工艺手册,我们经常能看到每层金属线能够承载的电流.通过 这个参数我们可以计算所需要的金属层宽度.例如,有一根信号线 需要承载 1毫安的电流,而工艺手册注明每微米可以走 0.5毫安的 1 , 0.5 电流, 那么这根金属层的宽度至少要2微米.
school of phye
basics of ic layout design
13
寄生电阻
为了降低寄生电阻,就需要确保使用最厚的金属层.正如我们了解 的, 一般情况下, 最厚的金属线具有最低的方块电阻. 如果遇到 相同的金属层厚度,也可以将这几条金属重叠形成并联结构,大大 降低了电阻. 因此, 并联布线是降低大电流路径电阻的有效方法, 而且还能节省一定的面积.
intrinsic capacitance (a parallel plate capacitor)
school of phye basics of ic layout design 16
器件的寄生参数
栅电容: 栅电容 Cgb is necessary to attract charge to invert the channel, so high gate capacitance is required to obtain high Ids. Cgb = Cox * WL = Cpermicron * W Cpermicron = Cox*L = (εs/tox) *L
need many fingers connected in parallel
school of phye basics of ic layout design 3
寄生电容
导线之间(同层/不同层),导线与衬底之间都存在平面电容; 上层导线到下层导线,下层导线到衬底之间存在边缘电容.
Capacitance is everywhere. Everything is talking to everything else.
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寄生电容
减少寄生电容的方法 – 绕过电路走线
在某些电路的上面布金属线,这是在数字自动布局布线中经常会遇 到的情况. 各层金属相互交叠,所以在反相器,触发器等都存在 寄生电容.如果不加以干预的话, 只是由布线器来操作, 那么就有 可能毁了你的芯片. 在模拟电路版图设计中,我们经常会人为的将敏感信号隔离开来, 尽量避免在敏感电路上面走线,而只是将金属线走在电路之间,这 样寄生的参数就小一些且相对容易控制. 在数字版图中,90%的导线一起布置,不必关心它们的功能; 而在模拟版图中,对于某些功能可以不在乎寄生电容,而另一些 必须注意.
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寄生电容
减少寄生电容的方法 - 选择金属层
Modern processes have six or more metal layers. The lower layers are thin and optimized for a tight routing pitch. Middle layers are often slightly thicker for lower resistance and better current-handling capability. Upper layers may be even thicker to provide a lowresistance power grid and fast global interconnect. Layer Metal 1 Metal 2/3 Metal 4/5 Metal 6 Purpose Interconnect within cells Interconnect between cells within units Interconnect between units, critical signals I/O pads, clock, power, ground
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寄生电容
由于尺寸很小,因此这些寄生参数的值也很小. 对于对电容不敏感的电路,不必担心; 不管是CMOS还是双极型,只要涉及高频,寄生会成为问题.
忽略寄生参数会毁掉你的芯片. 忽略寄生参数会毁掉你的芯片.
导线尽可能短 采用电容最低的金属层 绕过电路走线
减少寄生电容的方法:
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basics of ic layout design法 - 选择金属层
起主要作用的电容通常是导线与衬底间的电容. 如下图,寄生参数可以把电路1的噪声通过衬底耦合到电路2,所 以要设法使所有的噪声都远离衬底.
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器件的寄生参数
CMOS晶体管 晶体管
MOS器件本身存在两种电容:栅电容 扩散电容 栅电容和扩散电容 栅电容 扩散电容. 栅电容: 平行板电容: Cgb = Cunit/area x A 栅电容 源漏交叠电容: Cgs, Cgd 总的栅电容: Cg = Cgb + Cgs + Cgd
Cgs(fringing) Cgd(fringing) overlap capacitance
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寄生电容
三种主要的寄生参数: 寄生电容 寄生电阻 寄生电感 parameter scaling: scaling: – conductances and capacitances scale linearly with width ("widening a wire leads to less than a proportional increase in capacitance, but a proportional reduce in resistance, so the RC delay product improves." "P219,CMOS VLSI") VLSI" – resistances scale inversely with width – interconnects introduce extra resistance, capacitance, and delay, degrade of large device performance!
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器件的寄生参数
CMOS晶体管 晶体管
栅电容:边缘交叠电容 栅电容 The gate also has fringing fields terminating on the source and drain, this leads to addition overlap capacitance, capacitance called "Cgs(fringing) /Cgd(fringing) ". Cgs(fringing) Cgd(fringing) Cgs(fringing) = Cgsfr * W Cds(fringing) = Cdsfr * W Comparing to a long channel nMOS transistor, we can find that Cgd does not go to 0 in saturation of a shorter channel transistor, because the fringing overlap component Cds(fringing) is significant The significant. fringing overlap capacitance becomes relatively more important for shorter channel transistors because it is a large fraction of the total.