超大规模集成电路与系统导论(附光盘)

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超大规模集成电路设计与优化

超大规模集成电路设计与优化随着信息技术的快速发展，集成电路在现代电子设备中的作用越来越重要。

而超大规模集成电路（Very Large Scale Integration，简称VLSI）作为集成电路设计的高级领域，具有更高的集成度和更广泛的应用领域。

超大规模集成电路的设计与优化成为了电子工程师们必备的技能。

超大规模集成电路设计是指将数百万乃至数十亿个晶体管、电阻、电容和其他元件以及大量的连续金属层等集成到一片硅芯片中。

它的设计不仅仅包括电路的功能实现，还包括电路的布局和布线。

超大规模集成电路设计不仅需要电子工程师具备扎实的电路理论知识，而且需要具备丰富的工程经验和良好的设计方法。

首先，超大规模集成电路设计的关键是功能实现。

设计者需要根据电路的要求，选择合适的电子元器件，并将它们正确地连接起来。

例如，设计师在设计处理器时需要将电流计算单元、控制单元和存储单元等功能模块有机结合，以实现计算、存储和控制的功能。

因此，在超大规模集成电路设计中，设计师需要熟悉各种电子元器件的性能指标和特性，并善于使用EDA（Electronic Design Automation）工具进行电路的仿真和验证。

其次，超大规模集成电路设计的布局和布线是至关重要的。

布局是指将电子元器件在芯片上进行排列，而布线则是将电子元器件之间进行连线。

合理的布局和布线设计能够最大化电路的性能，减少噪声和功耗，提高电路的工作效率。

在超大规模集成电路设计中，布局和布线需要考虑到各种布局约束和布线规则，例如最小间距要求、电源和地线的布线、时钟分配等。

同时，布局和布线的设计还需要尽量减小电路的面积占用，以降低成本。

因此，超大规模集成电路设计师需要掌握各种布局和布线工具，并充分利用先进的算法和优化技术。

近年来，超大规模集成电路设计中的优化问题受到了广泛关注。

由于电路规模的增大和技术的进步，超大规模集成电路设计中的优化问题变得更为复杂。

例如，对于高性能处理器的设计，优化问题主要涉及功耗、时序和电磁兼容等方面的平衡。

超大规模集成电路技术基础课件

Part
03
超大规模集成电路制造工艺
制造流程
制造流程概述
超大规模集成电路的制造流程包括晶圆制备、外延层生长、光刻、刻蚀、离子注入、化学机械抛
光、检测与封装等步骤。
晶圆制备
晶圆制备是超大规模集成电路制造的第一步，涉及到单晶硅锭的切割和研磨，以获得所需厚度的晶圆。
外延层生长
外延层生长是指在单晶衬底上通过化学气相沉积等方法生长出与衬底晶体结构相同或相似的单晶层。
解决方案3
加强环保监管和提高环保意识：通过加强环保监管和提高环保意识，推动超大规模集成电路制造行业的可持续发展。
Part
04
超大规模集成电路封装与测试
封装技术
芯片封装
将集成电路芯片封装在管壳内，以保护芯片免受环境影响和机械损伤。
封装材料
常用的封装材料包括陶瓷、金属和塑料等，每种材料都有其独特的优点和适用范围。
制造设备
超大规模集成电路制造中需要使用到各种复杂的设备和工具，如光刻机、刻蚀机、离子注入机、化学机械抛光机等。

制造中的挑战与解决方案
挑战1
高精度制造技术的挑战：随着集成电路规模的不断缩小，制造精度和工艺控制的要求也越来越高，需要不断改进制造工艺和研发新的制造技术。
挑战2
制造成本的不断增加：随着技术不断进步，超大规模集成电路的制造成本也在不断增加，需要寻求更经济、高效的制造方法和工艺。
封装形式
根据集成电路的类型和应用需求，有多种封装形式可供选择，如DIP、SOP 、QFP等。
测试方法与设备
测试方法
包括功能测试、性能测试、可靠性测试等，以确保集成电路的性
能和质量。
测试设备

vlsi_chapter06超大规模集成电路与系统导论

2009-10-10第6章MOSFET 的电气特性1第6 章MOSFET 的电气特性本章目录6.1 MOS 物理学 6.2 nFET 电流-电压方程 6.3 FET 的RC 模型 6.4 pFET 特性6.5 小尺寸MOSFET 模型),(DSn GSn Dn Dn V V I I =NMOS 的电流和电压§6.1 MOS 物理学2009-10-10第6章MOSFET 的电气特性3oxoxox t C ε=F/cm10854.8,9.31400−×==εεεox MOS 的结构§6.1 MOS 物理学S ox G V V φ+=oxox S V C Q −=MOS 的结构中的电压：表面电势：氧化层的电压降；S ox V φ2C/cm ：：表面电荷密度，单位S Q2009-10-10第6章MOSFET 的电气特性5sa Si B N q Q φε2−=MOS 的结构中的耗尽电荷：衬底掺杂浓度；：体电荷密度，单位：a Si B N Q 028.11C/cm εε=§6.1 MOS 物理学MOS 的结构中的电子电荷e B S Q Q Q +=)(Tn G ox e Tn G V V C Q V V −−=>时，：反型层电子密度e Q2009-10-10第6章MOSFET 的电气特性7阈值电压公式阈值电压：衬底表面形成强反型时的栅源电压。

⎟⎟⎠⎞⎜⎜⎝⎛⎟⎟⎠⎞⎜⎜⎝⎛==i a F F F S n N q kT ln ||||||2φφφφ：体费米电势，型时，衬底表面出现强反当表面电势强反型：反型层中的载流子浓度与衬底的多数载流子浓度相等。

oxIFB F F a Si ox Tn C qD V N q C V +++=||2|)|2(21φφεFBF F a Si oxTn V N q C V ++=||2|)|2(21φφε实际MOS 结构的阈值电压调整后的阈值电压公式§6.1 MOS 物理学：平带电压FB V 厘米注入的离子数：注入剂量，即每平方I D ||2|)|2(21F F a Si ox Tn N q C V φφε+=理想MOS 结构的阈值电压理想MOS ：栅和衬底材料一样，氧化层没有电荷2009-10-10第6章MOSFET 的电气特性9§6.2.2 体偏置效应当源和体（衬底）之间存在V SBn >0时)||2||2(0F SBn F n T Tn V V V φφγ−++=V2，单位体偏置系数：ox aSi C N q εγ=体偏置效应使阈值电压增大！0.7930.7720.7410.700V Tn (V)V SBn (V))58.058.0(08.070.0 V 58.02,V 08.0,V 70.0,nFET 3.6210−++====SBn Tn SBn F n T V V V V 的关系为阈值电压与体偏置电压。

超大规模集成电路第一章

集成改进了系统 ★ 物理尺寸更小 ★ 低功耗 ★ 低成本
人们总是需要更复杂的系统
S S I M S I
L S I
V L S I U L S I G S I
晶体管数< 102 102~103 103~105 105~107 107~109 > 109
门数 < 10 10~102 102~104 104~106 106~108 > 108
利用率高、速度快、功耗低的最优性能的芯片，但这种设计周期长、成本高，适用于要求性能高或批量很大的芯片。半定制设计：
半定制设计又可分为门阵列设计、标准单元设计、可编程逻辑器件设计。都是约束性的设计方法，其主要目的就是简化设计，以牺牲芯片性能为代价来缩短开发时间
53
集成电路半定制设计方法+
门阵列设计又称“母片”(Master Slice)法，是早期开发并得到广泛应用的ASIC技术，母片是IC工厂
EDA工具 ★ 电路分析、原理图设计、仿真、综合(可测性设计、功耗)、版图、时序分析等。
50
未来VLSI工艺已从深亚微米到超深亚微米迈进，对于功耗与速度提出了更高的要求。互联——延迟，交扰，寄生等问题功耗复杂度——系统芯片，软硬件协同设计等
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连线参数-
工艺特征等比改变时，连线的延迟基本不变。 ★ 沟道长度按等比因子缩小，因此晶体管开关延迟按因子减小。 ★ 电阻的长度按因子减小，但截面积按2减小，因此电阻按增大。 ★ 电容的平板面积按2减小，但中间绝缘层也按因子减小，因此电容按减小。
双极型RTL
nMOS
CMOS
26
VLSI中的低功耗
CMOS门电路需要的功耗比其它门电路小尺寸是低功耗的本质因素

超大规模集成电路

小规模集成电路于1960年出现，在一块硅片上包含10-100个元件或1-10个逻辑门。如逻辑门和触发器等。如果用小规模数字集成电路(SSI)进行设计组合逻辑电路时，是以门电路作为电路的基本单元，所以逻辑函数的化简应使使用的门电路的数目最少，而且门的输入端数目也最少。
中规模集成电路（Medium Scale Integration：MSI）
发展现状
截至2012年晚期，数十亿级别的晶体管处理器已经得到商用。随着半导体制造工艺从32纳米水平跃升到下一步22纳米，这种集成电路会更加普遍，尽管会遇到诸如工艺角偏差之类的挑战。值得注意的例子是英伟达的 GeForce 700系列的首款显示核心，代号‘GK110’的图形处理器，采用了全部71亿个晶体管来处理数字逻辑。而Itanium的大多数晶体管是用来构成其3千两百万字节的三级缓存。Intel Core i7处理器的芯片集成度达到了 14亿个晶体管。所采用的设计与早期不同的是它广泛应用电子设计自动化工具，设计人员可以把大部分精力放在电路逻辑功能的硬件描述语言表达形式，而功能验证、逻辑仿真、逻辑综合、布局、布线、版图等可以由计算机辅助完成。
2工艺偏差：由于光刻技术受限于光学规律，更高精确度的掺杂以及刻蚀会变得更加困难，造成误差的可能性会变大。设计者必须在芯片制造前进行技术仿真。
3更严格的设计规律：由于光刻和刻蚀工艺的问题，集成电路布局的设计规则必须更加严格。在设计布局时，设计者必须时刻考虑这些规则。定制设计的总开销已经达到了一个临界点，许多设计机构都倾向于始于电子设计自动化来实现自动设计。
晶体管在当时看来具有小型、高效的特点。1950年代，的电路充满了期待。然而，随着电路复杂程度的提升，技术问题对器件性能的影响逐渐引起了人们的注意。
像计算机主板这样复杂的电路，往往对于响应速度有较高的要求。如果计算机的元件过于庞大，或者不同元件之间的导线太长，电信号就不能够在电路中以足够快的速度传播，这样会造成计算机工作缓慢，效率低下，甚至引起逻辑错误。

超大规模集成电路与系统导论

有关CMOS互补金属氧化物半导体（CMOS ）采用两种类型的MOSFET 构建逻辑电路。

一种n 沟道MOSFET ，一种p 沟道MOSFET 。

nFET 的工作情况像一个高电平控制开关：栅极低电平时开路，高电平时闭合；pFET 的工作情况像一个低电平控制开关：栅极低电平时闭合，高电平时开路。

nFET 的行为与pFET 的行为是互补的。

而设计CMOS 电路就是为了解决电平传送问题。

设计规则:1.使用pFET 传送逻辑1电压DD V2.使用nFET 传送逻辑0电压SS V =0V这样我们就能构建一个可传送理想逻辑电压0V 和DD V 到输出端的电路：CMOS 逻辑电路。

CMOS 逻辑电路基于用晶体管互补对做开关的概念。

一个互补对由一个pFET 和一个nFET 组成，他们的栅极连在一起；输入信号x 接在栅极，同时控制这两个FET 的导通；pFET Mp 的上面设为近电源电压DD V ，而nFET Mn 则近地（SS V ）。

输入x=0时，pFET 导通而nFET 截止；输入x=1时，pFET 截止而nFET 导通。

互补对就是这样来的：当一个FET 导通时另一个FET 截止。

这一工作情形的重要特点是nFET 与pFET 的电气特性恰好相反，这可以直接看成一种耦合的开关方式。

CMOS 逻辑电路有哪些好处呢？对于一个给定的输入状态x=0或x=1，互补FET 对保证输出将连至DD V 或者接地从而给出一个正确定义的值。

尤其是这一电路避免了两个FET 同时关闭，或两个FET 同时打开这两种可能性。

上述两种情况都会造成不正确定义的输出。

《超大规模集成电路与系统》导论到底讲了什么？第一部分：从介绍CMOS 技术的逻辑设计开始，逐步进入物理层次，其中包括芯片生产和制造工艺，版图设计和CAD 工具。

第二部分：讨论CMOS 电子线路，介绍MOSFET 的特性和开关模型，各类逻辑电路，包括CMOS 逻辑电路，同时介绍分析逻辑链延时的经典方法和新方法。

CMOS超大规模集成电路设计经典教材

n+ Body p n+ bulk Si
0: Introduction
CMOS VLSI Design 4th Ed.
6
nMOS Operation
Body is usually tied to ground (0 V) When the gate is at a low voltage: – P-type body is at low voltage – Source-body and drain-body diodes are OFF – No current flows, transistor is OFF
A GND Y VDD
p+
n+
n+ p substrate
p+ n well
p+n+来自substrate tap
well tap
0: Introduction
CMOS VLSI Design 4th Ed.
18
Inverter Mask Set
Transistors and wires are defined by masks Cross-section taken along dashed line
A GND Y VDD SiO2 n+ diffusion n+ n+ p substrate nMOS transistor pMOS transistor p+ n well p+ p+ diffusion polysilicon metal1
0: Introduction
CMOS VLSI Design 4th Ed.
p-type anode

超大规模集成电路设计课程设计

超大规模集成电路设计课程设计1. 研究背景随着信息技术的发展，集成电路技术在数字电子系统领域中的应用越来越广泛，尤其是超大规模集成电路的应用日益普及。

超大规模集成电路（VLSI）设计是一项需要精细的技术，包括数字电子系统设计、半导体器件制造和芯片组装，同时也涉及到经济、市场、商业等方面的因素。

因此，超大规模集成电路设计课程作为电子科学与技术专业核心课程之一，对培养学生成为优秀的电子工程师和集成电路设计工程师具有重要意义。

2. 课程设计目标超大规模集成电路设计课程旨在为学生提供基本的原理和设计知识，让他们掌握集成电路设计的方法和技术，培养他们在VLSI芯片设计、原型制作和测试技术上的基本能力。

具体目标如下：1.掌握数字系统设计和实现基本原理；2.理解VLSI可编程逻辑器件（FPGA）和复杂门阵列（CPLD）的结构和应用；3.掌握CMOS工艺及其在数字电路设计中的应用；4.熟悉常用EDA工具的使用；5.能够进行数字系统设计和实现的基本工作；6.能够通过EDA工具完成简单的VLSI芯片设计；7.能够进行芯片原型制作和测试技术的基本工作。

3. 课程设计内容超大规模集成电路设计课程的内容应涵盖以下几个方面：3.1 学习需求分析•前置知识：数字电路，模拟电路，信号处理，EDA工具使用。

•学习目标：了解超大规模集成电路设计的基本原理和流程，并通过实践，掌握基本设计技术和方法。

3.2 芯片设计流程•需求规格说明书•系统级设计•RTL级设计•逻辑合成•布局布线与物理验证•功能验证与后仿真3.3 数字电路设计基础•数字电路基本概念•基本逻辑门•组合逻辑电路设计•时序逻辑电路设计•存储器设计3.4 数字信号处理•数字信号处理系统•数字信号原理•等化器和滤波器•快速傅里叶变换3.5 EDA工具和芯片设计实验•EDA工具简介及其常用工具的使用•EDA工具的功能和特点•芯片设计实验的设计流程4. 课程设计方法为满足课程目标和内容，采取以下教学方式：1.理论课讲授；2.数字电路实验；3.论文阅读与讨论；4.芯片设计实验；5.课程论文撰写。

《超大规模集成电路设计导论》第9章：系统封装与测试(1)

3. 可靠性大大提高；
2020/1/24 4. 更多的I/O端；
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• 二维MCM：所有元件安置在一个平面上。
• 三维MCM：在X-Y平面和Z方向上安置元件，所有元件以叠层的方式被封装在一起。
• 3-DMCM的特点：
• 重量更轻
• 体积更小
• 更高的组装效率
• 更高的可靠性
• 缩短信号延迟时间
• 降低功耗
• 传统封装是以划片后的单个芯片为加工目标，而 WLP的处理对象为晶圆，直接在晶圆上进行封装和测试，随后切割成一颗颗己经封装好的的IC，然后在IC生长金属凸点，用倒装技术粘贴到基板或玻璃基底上，最后再装配到PCB上。
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• 裸芯片技术（COB ）
• COB技术：芯片主体和I/O端子在晶体的上方，在焊接时将此裸片用导电、导热胶粘接在PCB上，凝固后用Bonder机将金属丝（Al/Au）在超声、热压的作用下，分别连接在芯片的I/O端子焊区和PCB 相应的焊盘上，测试合格后，再封上树脂胶。
第九章系统封装与测试
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1
§1 系统封装
• 半导体器件复杂性和密度的急剧增加推动了更加先进的VLSI封装和互连方式的开发。 •印刷电路板（printed Circuit Board-PCB） •多芯片模块（Multi-Chip Modules-MCM） •片上系统（System on a Chip-SOC）
• 与其它封装技术相比，COB技术有以下优点：价格低廉、节约空间、工艺成熟。
• 缺点：另配焊接机和封装机、封装速度慢、PCB贴片对环境要求更为严格、无法维修。
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• Flip chip技术：又称为倒装片，与COB相比，

超大规模集成电路设计导论考试题及答案

1、MOS集成电路的加工包括哪些基本工艺？各有哪些方法和工序？答：（1）热氧化工艺：包括干氧化法和湿氧化法；（2）扩散工艺：包括扩散法和离子注入法；（3）淀积工艺：化学淀积方法：1 外延生长法；2 热CVD法；3 等离子CVD 法；物理淀积方法：1 溅射法；2 真空蒸发法（4）光刻工艺：工序包括：1 涂光刻胶；2 预烘干；3 掩膜对准；4 曝光；5 显影；6 后烘干；7 腐蚀；8 去胶。

2、简述光刻工艺过程及作用。

答：（1）涂光刻胶：为了增加光刻胶和硅片之间的粘附性，防止显影时光刻胶的脱落，以及防止湿法腐蚀产生侧向腐蚀；（2）预烘干：以便除去光刻胶中的溶剂；（3）掩膜对准：以保证掩模板上的图形与硅片上已加工的各层图形套准；（4）曝光：使光刻胶获得与掩模图形相同的感光图片；（5）显影：将曝光后的硅片浸泡在显影液中，使正光刻胶的曝光部分和负光刻胶的未曝光部分被溶解掉；（6）后烘干：使残留在光刻胶中的有机溶剂完全挥发掉，提高光刻胶和硅片的粘接性及光刻胶的耐腐蚀性；（7）腐蚀：以复制在光刻胶上图形作为掩膜，对下层材料进行腐蚀，将图形复制到下层材料中；（8）去胶：除去光刻胶。

3、说明MOS晶体管的工作原理答：MOS晶体管有四种工作状态：（1）截止状态：即源漏之间不加电压时，沟道各电场强度相等，沟道厚度均匀，S、D之间没有电流I ds=0；（2）线性工作状态：漏源之间加电压Vds时，漏端接正，源端接负，沟道厚度不再均匀，在D端电位升为V d，栅漏极电位差为Vgs-Vtn，电场强度变弱，反型层变薄，并在沟道上产生由D到S的电场E ds，使得多数载流子由S端流向D端形成电流I ds，它与V ds变化呈线性关系：I ds=βn[(V gs-V tn)-V ds/2]V ds（3）饱和工作状态：Vs继续增大到V gs-V tn时，D端栅极与衬底不足以形成反型层，出现沟道夹断，电子运动到夹断点V gs-V ds=V tn时，便进入耗尽区，在漂移作用下，电子被漏极高电位吸引过去，便形成饱和电流，沟道夹断后，（V gs-V tn）不变，I ds 也不变，即MOS工作进入饱和状态，I ds=V gs-V tn/R c（4）击穿状态：当Vds增加到一定极限时，由于电压过高，晶体管D端得PN结发生雪崩击穿，电流急剧增加，晶体管不能正常工作。

超大规模集成电路简介VHDL

OUT（输出）：仅允许数据流由实体内部流出端口。该模式通常用于终（输出）仅允许数据流由实体内部流出端口。端计数一类的输出，不能用于反馈。端计数一类的输出，不能用于反馈。
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entity
BUFFER（缓冲）：该模式（缓冲）：该模式）：允许数据流出该实体和作为内部反馈时用，内部反馈时用，可以从端口回读输出值至实体，回读输出值至实体，不可以从外部输入至实体，从外部输入至实体，不允许作为双向端口使用。作为双向端口使用。
4
1.1.2 HDL语言的种类 HDL语言的种类
Verilog HDL Verilog HDL于1983年由Gate Way Design Automatic公司的Phil Moorby首创。他在1984～1985年间成功设计了 Verilog-XL仿真器，于1986年提出了快速门级仿真的XL算法，使Verilog HDL语言变得更加丰富和完善，从而受到了EDA工具设计公司的青睐。 1989年Candence公司购买了GDA公司，Verilog HDL语言从此变为Candence公司的“财产”，成为该公司的EDA设计环境上的硬件描述语言。经过该公司的努力，Verilog HDL于1995年成为年成为IEEE标准标准，即Verilog HDL 1364-1995。于年成为标准
第1章 VHDL语言基础 VHDL语言基础
1.1 VHDL基本概念基本概念 1.2 VHDL程序实体程序实体 1.3 VHDL程序结构体程序结构体
1.1 VHDL基本概念 VHDL基本概念
1.1.1 硬件描述语言 1.1.2 VHDL程序的实体程序的实体 1.1.3 VHDL程序的结构体程序的结构体
6
1.2 VHDL程序的实体 VHDL程序的实体

《超大规模集成电路设计导论》第9章：系统封装与测试

•基本概念1：故障和故障模型
故障：集成电路不能正常工作。故障模型：物理缺陷的逻辑等效。
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•基本概念2：测试向量和测试图形
• 测试向量：加载到集成电路的输入信号称为测试向量（或测试矢量）。
• 测试图形：测试向量以及集成电路对这些输入信号的响应合在一起成为集成电路的测试图形。
第九章系统封装与测试
清华大学计算机系
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1
§1 系统封装
半导体器件复杂性和密度的急剧增加推动了更加先进的VLSI封装和互连方式的开发。 • 印刷电路板（printed Circuit Board-PCB） • 多芯片模块（Multi-Chip Modules-MCM） • 片上系统（System on a Chip-SOC）
• 缺点：另配焊接机和封装机、封装速度慢、PCB贴片对环境要求更为严格、无法维修。
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9
Flip chip技术：又称为倒装片，与COB相比，芯
片结构与I/O端子（锡球）方向朝下，由于I/O引出端分布于整个芯片表面，故在封装密度和处理速度上已达到顶峰。特别是它可以采用类似于SMT技术的手段来加工，是封装技术及高密度安装的方向。 90年代，该技术已在多种行业的电子产品中加以推广，特别是用于便携式的通信设备中。
可测试性成为VLSI设计中的一个重要部分
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可测试性问题
• 问题的提出：从测试技术的角度而言要解决测试的可控制性和可观测性，希望内部的节点是可见的，这样才能通过测试判定电路失效的症结所在。但是，电路制作完成后，各个内部节点将不可直接探测，只能对系统输入一定的测试矢量，在输出端观察到所测节点的状态。

《超大规模集成电路设计》考试习题(含答案)完整版

1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？集成电路的发展过程:•小规模集成电路(Small Scale IC，SSI)•中规模集成电路(Medium Scale IC，MSI)•大规模集成电路(Large Scale IC，LSI)•超大规模集成电路(Very Large Scale IC，VLSI)•特大规模集成电路(Ultra Large Scale IC，ULSI)•巨大规模集成电路(Gigantic Scale IC，GSI）划分集成电路规模的标准2．超大规模集成电路有哪些优点？1. 降低生产成本VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少.2.提高工作速度VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得.3. 降低功耗芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降.4. 简化逻辑电路芯片内部电路受干扰小,电路可简化.5.优越的可靠性采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。

6.体积小重量轻7.缩短电子产品的设计和组装周期一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度.3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。

1、形成N阱2、形成P阱3、推阱4、形成场隔离区5、形成多晶硅栅6、形成硅化物7、形成N管源漏区8、形成P管源漏区9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？互连线的要求低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化）与器件之间的接触电阻低长期可靠工作可能的互连线材料金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）5．在进行版图设计时为什么要制定版图设计规则？—片集成电路上有成千上万个晶体管和电阻等元件以及大量的连线。

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超大规模集成电路与系统导论（附光盘）
第1章VLSI概论 1.1复杂性与设计 1.1.1设计流程举例1.1.2VLSI芯片的类型 1.2基本概念 1.3本书安排 1.4参考资料第1部分硅片逻辑第2章MOSFET逻辑设计 2.1理想开关与布尔运算 2.2MOSFET开关 2.3基本的CMOS逻辑门 2.3.1非门（NOT门） 2.3.2CMOS或非门（NOR门） 2.3.3CMOS与非门（NAND 门） 2.4CMOS复合逻辑门 2.4.1结构化逻辑设计 2.4.2异或门（XOR）和异或非门（XNOR） 2.4.3一般化的AOI和OAI逻辑门 2.5传输门（TG）电路逻辑设计 2.6时钟控制和数据流控制 2.7参考资料 2.8习题第3章CMOS集成电路的物理结构第4章CMOS集成电路的制造第5章物理设计的基本要素第2部分从逻辑到电子电路第6章MOSFET的电气特性第7章CMOS逻辑门电子学分析第8章高速CMOS逻辑电路设计第9章CMOS逻辑电路的高级技术第3部分VLSI系统设计第10章用Verilog——硬件描述语言描述系统第11章常用的VLSI系统部件第12章CMOS VLSI运算电路第13章存储器与可编程逻辑第14章系统级物理设第15章VLSI时钟和系统设计第16章VLSI电路的可靠性与测。