QuartusII工程文件的后缀含义

Quartus II中各种文件的含义工程文件.qpf*.bit 下载配置文件(.sof—JTAG/.pof—AS)。

*.bld 报告文件。

*.edn 网表文件。

*.dly 异步延时报告对于最坏的20个路径。

*.fdo 自动创建的仿真宏文件。

*.fnf 文件为floorplan 文件。

*.mpf 文件来存储对设计的物理约束。

*.mfp 由Floorplanner 产生的布局规划期的实现指导文件。

*.mrp 映射报告文件。

*.nav 报告文件和bld 一样的内容但是察看方式不同。

*.ngd 综合之后的包含了ucf和网表信息的文件。

*.ngc 包含了逻辑设计数据和约束的网表。

*.ncf 网表的约束文件工具自动生成与ucf一样但ucf优先级更高。

*.nmc 物理宏库单元文件包含了物理宏库的定义同时这个物理宏可以在FPGA底层编辑器中以及HDL编码中实例化。

*.nce 布局布线后设计。

*.ncd native circuit description 根据所选器件由ngd文件映射后生成的使用CLB和IOB描述一个提供给布局布线信息的文件。

*.pcf 物理约束文件，约束设计的物理位置，含有设计的时钟频率工作电压,All Location and Timing Constraints are written to a PCF during MAP。

*.pwr 功耗报告文件。

*.pad 管脚约束报告。

导入引脚文件.csv*.par 布局布线报告。

*.sdf 布局布线后的延时反标文件。

*.twr 映射后静态时序报告。

*.twx 布局布线后静态时序报告。

*.ucf 用户约束文件。

*.v verilog文件。

*.vhd vhdl 文件。

*.xml为用户设置文件保存Xpower 的主要设置。

2 Qua r tus II开发系统介绍2.1 Quartus II简介Max+plus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。

目前Altera已经停止了对Max+plus II 的更新支持。

Quartus II 是Altera公司继Max+plus II之后开发的一种针对其公司生产的系列CPLD/PGFA器件的综合性开发软件，它的版本不断升级，从4.0版到10.0版，这里介绍的是Quartus II 8.0版，该软件有如下几个显著的特点：1、Quartus II 的优点该软件界面友好，使用便捷，功能强大，是一个完全集成化的可编程逻辑设计环境，是先进的EDA工具软件。

该软件具有开放性、与结构无关、多平台、完全集成化、丰富的设计库、模块化工具等特点，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。

具有运行速度快，界面统一，功能集中，易学易用等特点。

2、Quartus II对器件的支持Quartus II支持Altera公司的MAX 3000A系列、MAX 7000系列、MAX 9000系列、ACEX 1K系列、APEX 20K系列、APEX II系列、FLEX 6000系列、FLEX 10K系列，支持MAX7000/MAX3000等乘积项器件。

支持MAX II CPLD系列、Cyclone系列、Cyclone II、Stratix II系列、Stratix GX系列等。

支持IP核，包含了LPM/MegaFunction宏功能模块库，用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。

author: liu xiao ping date: 2007.01.8各扩展名的顺序没安排好，以后有时间再改正欢迎补充与改正，可联系qq:53579621参考quartus helpQuartus II是一款功能强大的EDA软件。

在这个集成开发环境中，PLD使用者可以完成编辑、编译、仿真、综合、布局布线、时序分析、生成编程文件、编程等全套PLD开发流程。

Quartus II以工程（Project）为单位管理文件。

保证了设计文件的独立性和完整性。

由于Quartus II功能众多，每一项功能都对应一个甚至多个文件类型。

在使用中，如果需要转移或备份某一工程对应的文件，对众多文件的取舍成了一个令人头痛的问题。

类似问题，在使用Maxplus II的过程中也很常见。

使用Quartus II自带的工程文件压缩功能可以省去取舍文件的麻烦。

但是.qar文件把众多文件压缩成一个文件，只有解压缩才能获取具体文件的信息。

如果使用版本控制工具（如CVS）的话，对.qar 文件无法进行版本比较。

甚至当.qar文件受损时，部分甚至全部文件都无法恢复了。

而且，缺省配置的.qar文件也包含了一些非关键文件，存在一定的冗余。

解决这一问题的关键在于弄清文件扩展名的意义，明明白白地控制文件的取舍。

The following file types are available for use in the Quartus II software:上面这些文件可以分为五类：1. 编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog设计文件、.vqm、.vt、VHDL设计文件、.vht）、存储器初始化文件（.mif、.rif、.hex）、配置文件（.qsf、.tcl）、工程文件（.qpf）。

2. 编译过程中生成的中间文件（.eqn文件和db目录下的所有文件）3. 编译结束后生成的报告文件（.rpt、.qsmg等）4. 根据个人使用习惯生成的界面配置文件（.qws等）5. 编程文件（.sof、.pof、.ttf等）1).vqm V erilog Quartus Mapping FileSynplicity Synplify 软件或Quartus II 软件生成的Verilog HDL 格式网表文件。

QuartusII——⼯程建⽴和常⽤设置 Quartus ii是针对Altera FPGA的⼀款EDA软件，在此以⼀个led闪烁⼯程来简单说⼀下基本操作： ⼀、注意事项 Quartus ii最⼤的注意事项就⼀点：⼯程名称以及⼯程⾥⾯的⽂件名称，都不能出现中⽂！ ⼆、⼯程建⽴ 1.新建⼀个⽂件夹，并在⾥⾯按照⾃⼰习惯新建⼀些常⽤的⽂件夹，以后查看时会很⽅便。

我的建⽴如下：doc : 相关资料img : 图⽚⽂件prj : ⼯程⽂件rtl : 代码⽂件test : 测试⽂件 2.代码编写。

因为quartus ii⾃带编译器不是很好⽤，建议⽤第三⽅编译器写好代码，再⽤quartus ii进⾏综合编译。

1//======================================================================2//--名称 : led_flash3//--作者 : xianyu_FPGA4//--⽇期 : 2018-10-105//--描述 : led灯每隔1s亮灭1次6//======================================================================78module led_flash9 (10input clk ,11input rst_n ,12output reg led13 );1415//== 参数定义16//======================================================================17parameter TIME = 50_000_000 ;1819//== 信号定义20//======================================================================21reg [24:0] cnt ;22wire add_cnt ;23wire end_cnt ;2425//== 1s计数26//======================================================================27always @(posedge clk or negedge rst_n)begin28if(!rst_n)29 cnt <= 0;30else if(add_cnt)begin31if(end_cnt)32 cnt <= 0;33else34 cnt <= cnt + 1;35end36end3738assign add_cnt = 1;39assign end_cnt = add_cnt && cnt== TIME-1;4041//== led闪烁42//======================================================================43always @(posedge clk or negedge rst_n)begin44if(!rst_n)45 led <= 1;46else if(end_cnt)47 led <= ~led;48else49 led <= led;50end515253endmodule 3.开始建⽴⼯程，打开quartus ii，点击左上⾓File --- New Project Wizard，出现下图界⾯： 4.点击Next >，出现下图界⾯。

Quartus II文件管理方式
Quartus II以工程（Project）的方式管理整个项目的设计及其他设计文件，如下图1所示。

因此在做项目具体设计之前，需要为项目建立工程（*.qpf），由于整个项目会生成非常多的辅助文件，所以要求把所有设计文件放在某一文件夹中，并且此文件名及其路径中不能出现空格及中文字符。

（ProjectName.qpf）
项目的设计文件均在当前工程中创建。

Quartus II设有一顶层入口文件（默认文件名与工程文件名相同，此文件一般为整个项目的总电路设计文件），软件只对此顶层文件进行编译和仿真，因此若要对其他设计文件（如子电路设计文件）进行仿真，需要将此文件设置为顶层入口文件。

方法为：在导航栏中右击此文件，在弹出菜单中选择Set as Top-Level Entity命令，如图2所示。

图2。

Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑(verilog） (14)4 波形仿真 (17)Quartus II 的使用在这里,首先用最简单的实例向读者展示使用Quartus II软件的全过程。

进入WINDOWS XP后,双击Quartus II图标,屏幕如图1。

1所示。

图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。

还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件)。

建立工程的步骤如下：（1）选择File菜单下New Project Wizard ,如图1。

2所示.图1。

2 建立项目的屏幕（2）输入工作目录和项目名称，如图1。

3所示.可以直接选择Finish，以下的设置过程可以在设计过程中完成。

图1。

3 项目目录和名称（3）加入已有的设计文件到项目,可以直接选择Next，设计文件可以在设计过程中加入,如图1。

4所示。

图1。

4 加入设计文件（4）选择设计器件，如图1。

5所示。

图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。

图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。

图1。

7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件,如图1.8 所示。

图 1.8 新建原理图文件（2）在图1.9的空白处双击,屏幕如图1。

10所示：（3）在图1。

10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。

此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图1。

11)单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1。

目录 :Quartus II 的使用..................................错误!未定义书签。

1 工程建立....................................................................................错误!未定义书签。

2 原理图的输入............................................................................错误!未定义书签。

3 文本编辑（verilog）.............................................................错误!未定义书签。

4 波形仿真...................................................................................错误!未定义书签。

Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。

进入WINDOWS XP后，双击Quartus II图标，屏幕如图所示。

图Quartus II 管理器工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。

还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。

建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图所示。

图建立项目的屏幕（2）输入工作目录和项目名称，如图所示。

可以直接选择Finish，以下的设置过程可以在设计过程中完成。

图项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图所示。

author: liu xiao ping date: 2007.01.8各扩展名的顺序没安排好，以后有时间再改正欢迎补充与改正，可联系qq:53579621参考quartus helpQuartus II是一款功能强大的EDA软件。

在这个集成开发环境中，PLD使用者可以完成编辑、编译、仿真、综合、布局布线、时序分析、生成编程文件、编程等全套PLD开发流程。

Quartus II以工程（Project）为单位管理文件。

保证了设计文件的独立性和完整性。

由于Quartus II功能众多，每一项功能都对应一个甚至多个文件类型。

在使用中，如果需要转移或备份某一工程对应的文件，对众多文件的取舍成了一个令人头痛的问题。

类似问题，在使用Maxplus II的过程中也很常见。

使用Quartus II自带的工程文件压缩功能可以省去取舍文件的麻烦。

但是.qar文件把众多文件压缩成一个文件，只有解压缩才能获取具体文件的信息。

如果使用版本控制工具（如CVS）的话，对.qar 文件无法进行版本比较。

甚至当.qar文件受损时，部分甚至全部文件都无法恢复了。

而且，缺省配置的.qar文件也包含了一些非关键文件，存在一定的冗余。

解决这一问题的关键在于弄清文件扩展名的意义，明明白白地控制文件的取舍。

The following file types are available for use in the Quartus II software:上面这些文件可以分为五类：1. 编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog设计文件、.vqm、.vt、VHDL设计文件、.vht）、存储器初始化文件（.mif、.rif、.hex）、配置文件（.qsf、.tcl）、工程文件（.qpf）。

2. 编译过程中生成的中间文件（.eqn文件和db目录下的所有文件）3. 编译结束后生成的报告文件（.rpt、.qsmg等）4. 根据个人使用习惯生成的界面配置文件（.qws等）5. 编程文件（.sof、.pof、.ttf等）1).vqm V erilog Quartus Mapping FileSynplicity Synplify 软件或Quartus II 软件生成的Verilog HDL 格式网表文件。

Quartus II简明操作指南在前面的实验里,我们所有的实验都是基于这样一个观点，即将一个数字系统划分成合适利用已有的中小规模数字集成电路的功能的模块，然后将这些集成电路通过外部引线连接起来。

现在开始我们将研究用可编程逻辑器件（PLD/FPGA)来进行数字系统设计。

可编程逻辑器件是一种大规模的集成电路,其内部预置了大量易于实现各种逻辑函数的结构，同时还有一些用来保持信息或控制连接的特殊结构,这些保持的信息或连接确定了器件实现的实际逻辑功能,当改变这些信息或连接时器件的功能也将随之改变。

可编程逻辑器件的设计过程和传统的中小规模数字电路设计也不一样,可编程数字系统，无论是CＰLＤ还是FPGA器件都需要利用软件工具来进行设计。

可编程数字系统设计总体上一般可以分为设计输入、项目处理、设计校验和器件编程这四个主要过程。

下面我们将一个简单的模60B ＣＤ计数器为例,说明可编程数字系统设计的基本流程、概念和方法，掌握Quａrtus II软件的基本功能和操作，了解原理图输入方式的设计全过程。

一、设计项目输入ﻩ设计输入是设计者对系统要实现的逻辑功能进行描述的过程。

设计输入有多种表达方式,本次我们主要学习图形输入法。

1.1建立工程项目1.打开Ｑuartus II,在Fｉle菜单中选择New ProjecｔWizard项,将出现工程项目建立向导对话框。

2.点击“Ｎext”，进入到相应的对话框，在最上面的文本输入框中输入项目所在的目录名(注意：不能用中文名，下同），在中间的文本输入框中输入项目名称，在最下面的文本输入框中输入最顶层模块的名称。

3.点击“Neｘt”,进入到设计文件选择对话框,由于在本例中还没有任何设计文件,所以不选择任何文件。

4.点击“Next”，进入到器件选择对话框,在“Fａmiｌy”下拉菜单中选择“Cｙcloｎe”,在“ＡvailａbｌｅＤｅｖices”列表栏中选择“EP1C3T1４4Ｃ8”。

5.点击“Ｎext”进入到第三方EＤA工具选择对话框,在这个界面我们可以选择第三方的综合工具、仿真工具和时延分析工具。

Quartus II工程文件的后缀含义上面这些文件可以分为五类：1. 编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog设计文件、.vqm、.vt、VHDL设计文件、. vht）、存储器初始化文件（.mif、.rif、.he x）、配置文件（.qsf、.tcl）、工程文件（.qpf）。

2. 编译过程中生成的中间文件（.eqn文件和db目录下的所有文件）3. 编译结束后生成的报告文件（.rpt、.qsmg等）4. 根据个人使用习惯生成的界面配置文件（.qws等）5. 编程文件（.sof、.pof、.ttf等）上面分类中的第一类文件是一定要保留的；第二类文件在编译过程中会根据第一类文件生成，不需要保留；第三类文件会根据第一类文件的改变而变化，反映了编译后的结果，可以视需要保留；第四类文件保存了个人使用偏好，也可以视需要保留；第五类文件是编译的结果，一定要保留。

在使用版本控制工具时，我通常保留第一类、第三类和第五类文件。

但是第三类文件通常很少被反复使用。

所以，为了维护一个最小工程，第一类和第五类文件是一定要保留的。

此外，当一个项目的设置内容需要转移给另一个项目时，例如引脚分配信息，需要转移.tcl文件而不是.qsf文件。

.tcl文件与.qsf文件的关系以及如何生成.tcl文件我会在以后的日志中给出。

CyClone III C25 原版资料下载关于CPLD/FPGA一些问题1、PLD，CPLD，FPGA有何不同?答：不同厂家的叫法不尽相同，PLD是可编程逻辑器件的总称，早期多EEPROM工艺，基于乘积项结构。

FPGA是指现场可编程门阵列，最早由Xilinx公司发明。

多为SRAM工艺，基于查找表结构，要外挂配置用的EPROM。

Xilinx把SRAM工艺，要外挂配置用的EPROM的PLD叫FPGA，把Flash工艺、乘积项结构的PLD叫CPLD;Altera把自己的PLD产品:MAX系列，FLEX/ACEX/ APEX系列都叫作CPLD，即复杂PLD，由于FLEX/ACEX/APEX系列也是SRA M工艺，要外挂配置用的EPROM，用法和Xilinx的FPGA一样，所以很多人把Altera的FELX/ACEX/APEX系列产品也叫做FPGA.2、NiosII嵌入式处理器是一个什么样的处理器？与其他相比具有哪些功能? 答：1）Nios II嵌入式处理器是一个用户可配置的通用RISC嵌入式处理器。

Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (5)3 文本编辑（verilog） (14)4 波形仿真 (16)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。

进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。

图 1.1 Quartus II 管理器1.1 工程建立使用 New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。

还可以指定要在工程中使用的设计文件、其它源文件、用户库和 EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。

建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。

图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。

可以直接选择Finish，以下的设置过程可以在设计过程中完成。

图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。

图 1.4 加入设计文件（4）选择设计器件：选择仿真器和综合器类型（默认“None”为选择QuartusII自带的），选择目标芯片（开发板上的芯片类型），如图1.5所示。

图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具（若都不选择，则使用QuartusII自带的所有设计工具）如图1.6所示。

图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。

图 1.7 项目概要工程建立后，若需要新增设计文件，可以通过 Project/Add_Remove……在工程中添加新建立的设计文件，也可以删除不需要的设计文件。

编译时将按此选项卡中显示文件处理。

注意：通过工程向导做作的设置都是可以在Assignments/settings下再进行修改的。

quartusii设计中的差分信号在例化时的命名规则
在Quartus II中进行设计时，如果使用了差分信号，如DDR的IP中的mem_ck与mem_ck_n、mem_dqs与mem_dqs_n，在将其引入输出端
口时，对其命名有一定的规则，否则就会出现错误。

一般来说，差分信号的命名规则包括以下几点：
1. 信号名称：差分信号的名称应该简洁明了，能够清晰地表达出信号的含义和用途。

通常，信号名称会包含一个前缀和一个后缀，前缀表示信号的名称，后缀表示信号的方向（如“_n”表示反向）。

2. 信号前缀：差分信号的前缀应该相同，以便于识别和区分。

例如，在DDR的IP中，mem_ck和mem_ck_n的前缀都是“mem_ck”，表示它
们是一对差分信号。

3. 信号后缀：差分信号的后缀应该表明信号的方向。

例如，“_n”表示反向，“_p”表示正方向。

4. 信号连接：差分信号应该成对出现，即一个正信号和一个反信号。

在Quartus II中，可以通过例化的方式将差分信号引入输出端口。

例如，对于DDR的IP中的mem_ck和mem_ck_n，可以使用“.mem_ck(mem_ck_1) // .mem_ck”和“.mem_ck_n(mem_ck_n_1) // .mem_ck_n”的语句将其引入输出端口。

总之，在Quartus II中设计时，对于差分信号的命名规则需要遵循一定的规范，以确保设计的正确性和可读性。

同时，还需要注意差分信号的连接方式，确保正信号和反信号能够正确地配对使用。

Quartus II工程文件的后缀含义（上）File Type ExtensionAHDL Include File .incATOM Netlist File .atmBlock Design File .bdfBlock Symbol File .bsfBSDL file .bsdChain Description File.cdfComma-Separated Value File .csvComponent Declaration File .cmpCompressed Vector Waveform. File .cvwfConversion Setup File .cofCross-Reference File .xrfdatabase files .cdb,.hdb,.rdb,.tdbDSP Block Region File .macrEDIF Input File .edf,.edif,.ednGlobal Clock File .gclkGraphic Design File .gdfHardCopy files .datasheet,.sdo,.tcl,.vo Hexadecimal (Intel-Format) File .hexHexadecimal (Intel-Format) Output File .hexoutHSPICE Simulation Deck File .spHTML-Format Report File .htmI/O Pin State File .ipsIBIS Output File .ibsIn System Configuration File .iscJam Byte Code File .jbcJam File .jamJTAG Indirect Configuration File .jicLibrary Mapping File .lmfLicense File license.datLogic Analyzer Interface File .laiMemory Initialization File .mifMemory Map File .mapPartMiner edaXML-Format File .xmlPin-Out File .pinplacement constraints file .apcProgrammer Object File .pofprogramming files .cdf,.cofQMSG File .qmsgQuartus II Archive File .qarQuartus II Archive Log File .qarlogQuartus User-Defined Device File .qudQuartus II Default Settings File .qdfQuartus II Exported Partition File .qxpQuartus II Project File .qpfQuartus II Settings File .qsfQuartus II Workspace File .qwsRAM Initialization File .rifRaw Binary File .rbfQuartus II工程文件的后缀含义（下）File Type Extension Raw Programming Data File .rpdRouting Constraints File .rcfSignal Activity File .saf SignalTap II File .stpSimulator Channel File .scfSRAM Object File .sofStandard Delay Format Output File .sdoSymbol File .symSynopsys Design Constraints File .sdcTab-Separated Value File .txtTabular Text File .ttfTcl Script. File .tclText Design File .tdfText-Format Report File .rptText-Format Timing Summary File .tan.summary Timing Analysis Output File .taoToken File ted.tokVector File .vecVector Table Output File .tblvector source files .tbl,.vwf,.vec Vector Waveform. File .vwf/1_0000/Quartus%20file%20types.mht%23_Verilog_Des ign_File Verilog Design File .v,.vh,.verilog,.v lgVerilog Output File .voVerilog Quartus Mapping File .vqmVerilog Test Bench File .vtValue Change Dump File .vcdversion-compatible database files .atm,.hdbx,.rcf,.xmlVHDL Design File .vhd,.vhdlVHDL Output File .vhoVHDL Test Bench File .vhtXML files .cof,.stp,.xml waveform. files .scf,.stp,.tbl,.vec,.vwf上面这些文件可以分为五类：1.编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog设计文件、.vqm、.vt、VHDL设计文件、. vht）、存储器初始化文件（.mif、.rif、.hex）、配置文件（.qsf、.tcl）、工程文件（.qpf）。