数电第4章

习题4.1在由或非门构成的的RS锁存器的R和S端加上图P4.1所示的波形，试画出其输出端Q和Q的电压波形。

SR

Q

QS

Rt

t

图P4.1

4.2在由与非门构成的的RS锁存器的R

和S

端加上图P4.2所示的波形，试画出其输出端Q

和Q

的电压波形。

RSQ

QS

Rt

t

图P4.2

4.3在图P4.3所示同步RS触发器中若CLK、S、R的电压波形如图中所示，试画出Q

和Q

的

电压波形。假定触发器的初始状态为0Q

。

S

Q

Q

RCLK

图P4.3

4.4在图P4.4所示同步RS触发器中若CLK

、

DS

、

DR

、S

、R

各输入端的电压形如图中

所示，试画出Q

和Q

的电压波形。

图P4.4

4.5设同步D触发器的初始状态0Q

，请画出在图P4.5所示时钟CLK

和输入D

作用下的Q

和Q的电压波形。

OO

t

tQ

QD

CLKCLK

D1D

C1

图P4.5

4.6已知CMOS边沿触发器输入端D和时钟信号CLK的电压波形如图P4.6所示，试画出Q

和Q

的电压波形。假定触发器的初始状态为0Q

。

图P4.6

4.7已知边沿结构D触发器各输入端的电压波形如图P4.7所示，试画出D、Q

和Q

的电压

波形。

图P4.7

4.8在CLK下降沿触发的边沿JK触发器中，若CLK、J、K的电压波形如图P4.8所示，试

画出输出端Q

和Q

的电压波形。设触发器的初始状态0Q

。图P4.8

4.9已知CMOS边沿JK触发器各输入端的电压波形如图P4.9所示，试画出Q和Q

的电压波形。

图P4.9

4.10设图P4.10中各触发器的初始状态皆为0Q

，试画出在CLK信号连续作用下各触发

器输出端的电压波形。

1Q

CLK1

2Q

CLK0

3Q

CLK1J

C1

1K1J

C1

1K1J

C11K1TC11

CLK4Q

5Q

CLK6Q

CLK7Q

CLK1JC1

1K1J

1KC1

11JC1

1K18Q

CLK1S

C11R

9Q

CLK1

10Q

1DC1CLK1D

C111Q

CLK1D

C112Q

CLK1T

C1

图P4.10

4.11试写出图P4.11（a）中各电路的次态函数（即1

第4章习题及解答

4.1 用门电路设计一个4线—2线二进制优先编码器。编码器输入为3210AAAA，3A优先级最高，0A优先级最低，输入信号低电平有效。输出为10YY，反码输出。电路要求加一G输出端，以指示最低优先级信号0A输入有效。

题4.1 解：根据题意，可列出真值表，求表达式，画出电路图。其真值表、表达式和电路图如图题解4.1所示。由真值表可知3210GAAAA。

(a)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0

1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1 0000000000000000000000000010100011111010110000103A2A1A0A1Y0YG真值表≥1&1Y3A2A1&&1A0Y&1G0A00 01 11 100010001111000000001101113A2A1A0A03231YAAAA00 01 11 100000001111000100001110003A2A1A0A132YAA(b) 求输出表达式(c) 编码器电路图图 题解4.1

4.3 试用3线—8线译码器74138扩展为5线—32线译码器。译码器74138逻辑符号如图4.16（a）所示。

题4.3 解：5线—32线译码器电路如图题解4.3所示。 &&&&11EN01234567BIN/OCTENY0&G1G2AG2B42101234567BIN/OCTEN&G1G2AG2B42101234567BIN/OCTEN&G1G2AG2B42101234567BIN/OCTEN&G1G2AG2B421A0A1A2A3A4Y7Y8Y15Y16Y23Y24Y31图 题解4.3

1 思考题与习题

4-1 触发器的主要性能是什么？它有哪几种结构形式？其触发方式有什么不同？

触发器是一种存储电路，具有记忆功能。在数字电路系统中起着重要作用。依据不同的标准，触发器可以划分为多种不同类型。从结构上来分，触发器分为基本触发器，时钟触发器，主从触发器以及边沿触发器。基本触发器为异步（或直接）触发，时钟触发器为CP电平触发，主从和边沿触发器为边沿触发。

4-2 试分别写出RS触发器、JK触发器、D触发器、T触发器和T′触发器的状态转换 表和特性方程。（略）

4-3 已知同步RS触发器的R、S、CP端的电压波形如图T4-3所示。试画出Q、Q端的 电压波形。假定触发器的初始状态为0。

图T4-3

4-4 设边沿JK触发器的初始状态为0，CP、J、K信号如图T4-4所示，试画出触发器 输出端Q、Q的波形。

图T4-4

2

4-5电路如图T4-5(a)所示，输入波形如图T4-5(b)所示，试画出该电路输出端G的波形，设触发器的初始状态为0。

图T5-2

4-6 试画出图T4-6所示波形加在以下两种触发器上时，触发器输出Q的波形：

(1) 下降沿触发的触发器

(2) 上升沿触发的触发器

图T4-6

4-7 已知A、B为输入信号，试写出图T4-7所示各触发器的次态逻辑表达式。

3

图T4-7

nnnnnnnnnnn)b(n)a(QBQBQQBAQQQBAQQKQJQBADQ11

4-8 设图T4-8所示中各TTL触发器的初始状态皆为0，试画出在CP信号作用下各触 发的输出端Q1-Q6的波形。

1.触发器具有__稳定状态，其输出状态由触发器的_____和___状态组成。

2.基本RS触发器有_ _，___ ,_ 三种可使用的功能。对于有与非门组成的基本RS触发器，在RD’=1.SD’=1时，触发器 ;在RD’=0,SD’=1时，触发器 __ ;在RD’=1时.SD’=0时，触发器_ _；不允许RD=0，SD’=0存在，排除这种情况出现的约束条件是_______.

3.边沿JK触发器具有_ _,_ _,_ _,_ _功能，其特性方程为__ .对于具有异步置0端RD’和置1端SD’的TTL边沿JK触发器，在RD’=1，SD’=1，要使QN+1=(QN)’时，要求J为_ _.K为_

_;如要求QN+1=QN时，则要求J为_ _.K为_

_;如要求QN+1=1时，要求J为_ _,K为_ _;如要求QN+1=0时，要求J为 _,K为_ .

4.维持阻塞D触发器具有_ _和_ _功能，其特性方程为_ _.如将输入D和输出Q’相连后，则D触发器处于_ _状态.

5.特性表用以表示触发器的__ _和_ _与_ _之间的关系。

6.一个触发器可保存1位二进制。（ ）

7. 上升沿触发器在时钟脉冲CP=1期间，输出状态随信号变化。（）

8. 同步RS触发器在CP=1期间，输出状态随输入R.S端的信号变化。（）

9. 有与非门组成的基本ＥＳ触发器在输入ＲＤ，和ＳＤ’同时由０变１后，触发器的输出状态为（ ）

Ａ,０状态 Ｂ，１状态 Ｃ,状态不变 Ｄ，状态不定

10.下降触出发的边沿JK触发器在时钟脉冲CP下降沿到来前J=1，K=0，而在CP下降沿到来后变为J=0，K=1，则触发器状态为 ( )

Ａ,０状态 Ｂ，１状态 Ｃ状态不变 Ｄ状态不确定

11.下降触发器边沿JK触发器CT74LS112的RD’=1，SD’=1，且 J=1，K=1时，如时钟脉冲CP输入频率为110KHZ的方波，则Q端输出脉冲的频率为 （ ）