实验一 二输入端与非门的设计EPM7128-bdf_百度文库.
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12.二输入与非门的VHDL设计
entity nand2 is
port (a,b:in std_logic;
y:out std_logic);
end nand2;
architecture nand2_2 of nand2 is
begin
t1: process (a,b)
variable comb:std_logic_vector (1 downto 0);
end process t1;
end nand2_2;
4.项目编译
选择目标器件。选择菜单命令Assign | Device，弹出Device对话框。选择对话框的Device Family下拉列表框中的目标器件(EPM7128SLC84-10)引脚指定，编译。
5.项目时序仿真
创建波形文件—输入信号节点—设置仿真时间—编辑输入节点波形-运行仿真
entቤተ መጻሕፍቲ ባይዱty nand2 is
port (a,b:in std_logic;
y:out std_logic);
end nand2;
architecture nand2_1 of nand2 is
begin
y <= a nand b;
end nand2_1;
旁批栏：
方法二：
library ieee;
use ieee.std_logic_1164.all;
8.实验箱上现象的分析描述与验证。
三.小结：
对学生在实验过程中遇到的问题进行分析，总结，做出合理的评价。
四.作业
将程序输入到MAX+PLUS II软件进行相关操作，完成实验报告。
旁批栏：
二.新课
1.VHDL相关语法理论知识讲解
2.设计任务：设计一个二输入与非门，a, b为数据输入端的端口名，y为输出。
port (a,b:in std_logic;
y:out std_logic);
end nand2;
architecture nand2_2 of nand2 is
begin
t1: process (a,b)
variable comb:std_logic_vector (1 downto 0);
end process t1;
end nand2_2;
4.项目编译
选择目标器件。选择菜单命令Assign | Device，弹出Device对话框。选择对话框的Device Family下拉列表框中的目标器件(EPM7128SLC84-10)引脚指定，编译。
5.项目时序仿真
创建波形文件—输入信号节点—设置仿真时间—编辑输入节点波形-运行仿真
entቤተ መጻሕፍቲ ባይዱty nand2 is
port (a,b:in std_logic;
y:out std_logic);
end nand2;
architecture nand2_1 of nand2 is
begin
y <= a nand b;
end nand2_1;
旁批栏：
方法二：
library ieee;
use ieee.std_logic_1164.all;
8.实验箱上现象的分析描述与验证。
三.小结：
对学生在实验过程中遇到的问题进行分析，总结，做出合理的评价。
四.作业
将程序输入到MAX+PLUS II软件进行相关操作，完成实验报告。
旁批栏：
二.新课
1.VHDL相关语法理论知识讲解
2.设计任务：设计一个二输入与非门，a, b为数据输入端的端口名，y为输出。
与非门组成故障报警电路实验报告
竭诚为您提供优质文档/双击可除与非门组成故障报警电路实验报告篇一：与非门组成故障报警电路实验任务书实验八与非门组成故障报警电路一、实验目的（1）熟悉组合逻辑电路的特点及一般分析方法。
（2）学习与非门组成故障报警电路的功能及测试。
（3）学习反相器、与门、或非门等集成电路的检测。
（4）提高学生动手操作能力。
（5）提高学生检查及排除电路故障的能力。
（6）增强学生的综合设计和分析能力。
二、实验器材虚拟实验设备?操作系统为windowsxp的计算机1台?electronicsworkbenchmultisim8.x～9.x电子线路仿真软件1套?直流电源Vcc1个?逻辑探头7个?逻辑开关3个?逻辑分析仪1个?逻辑转换器1个?电阻（1KΩ，1/4w）3个?六反相器74Ls042个?二输入端四与门74Ls081个?三输入三正或非门74Ls271个实际工程实验设备?数字系统综合实验箱1台?数字万用表1台?六反相器74Ls042个?二输入端四与门74Ls081个?五输入双正或非门74Ls2601个三、实验原理及实验电路用与非门组成故障报警电路在实际应用中非常广泛和适用。
任何一个系统或设备，在使用中不可能不出现故障，而有些故障是破坏性极强的，一经发生故障，有可能使整个系统处于崩溃状态，其损失不可估量。
如果在这些系统或设备中加上本电路，一旦系统或设备出现故障，它不仅可以报警，还能显示出故障的具体位置，并对系统或设备加以保护。
用与非门组成故障报警电路实验电路如图8-1所示。
图8-1中，指示灯D1、D2、D3分别是由A、b、c经过两次反相以后再输出，其状态分别与A、b、c的状态一致，可以通过三个灯的状态来判断故障具体产生的位置。
其中A、b、c我们称为模拟故障输入端。
当输入为高电平时表示无故障（即正常）状态，当输入为低电平时表示故障状态。
从而，我们可以知道，当A、b、c三个输入端至少有一个输入端输入为低电平时，系统即为故障状态。
二输入端与非门设计.ppt
左键。 (5) 引入逻辑门：选取窗口菜单Symbol→Enter Symbol，在\Maxplus2\max2lib\prim处双击，在Symbol File菜单中选取NAND2逻辑门，单击OK按钮。
(6) 引入输入和输出脚：按步骤 (5) 选出2个输入脚
和1个输出脚。
第5章
组合逻辑电路设计
(7) 更 改 输 入 和 输 出 脚 的 脚 位 名 称 ： 在 PIN_NAME 处双击鼠标左键，进行更名，输入脚为A、 B，输出脚为C。
Edit画面，2输入端与非门的电路符号如图5-2所示。
第5章
组合逻辑电路设计
(14) 创建电路包含文件：选取窗口菜单 File→Create Default Include File，产生用来代表目前所 设计电路的nand2.inc文件，供其他VHDL编译时使用， 如图5-3所示。 (15) 时间分析：选取窗口菜单Utilities→Analyze
(2) 保存：选取窗口菜单 File→Save ，出现对话框，
键入文件名nand2.gdf，单击OK按钮。
第5章
组合逻辑电路设计
(3) 指定项目名称，要求与文件名相同：选取窗口
菜单File→Project→Name，键入文件名nand2，单击OK 按钮。
(4) 确定对象的输入位置：在图形窗口内单击鼠标
电路的nand2 .inc文件，供其他VHDL编译时使用。 (11) 时间分析：选取窗口菜单Utilities→Analyze
第5章
组合逻辑电路设计
(6) 保存并查错：选取窗口菜单
File→Project→Save&Check，即可针对电路文件进行检查。 (7) 修改错误：针对Massage-Compiler窗口所提供的 信息修改电路文件，直到没有错误为止。 (8) 保存并编译：选取窗口菜单 File→Project→Save&Compile，即可进行编译，产生 nand2.sof烧写文件。
(6) 引入输入和输出脚：按步骤 (5) 选出2个输入脚
和1个输出脚。
第5章
组合逻辑电路设计
(7) 更 改 输 入 和 输 出 脚 的 脚 位 名 称 ： 在 PIN_NAME 处双击鼠标左键，进行更名，输入脚为A、 B，输出脚为C。
Edit画面，2输入端与非门的电路符号如图5-2所示。
第5章
组合逻辑电路设计
(14) 创建电路包含文件：选取窗口菜单 File→Create Default Include File，产生用来代表目前所 设计电路的nand2.inc文件，供其他VHDL编译时使用， 如图5-3所示。 (15) 时间分析：选取窗口菜单Utilities→Analyze
(2) 保存：选取窗口菜单 File→Save ，出现对话框，
键入文件名nand2.gdf，单击OK按钮。
第5章
组合逻辑电路设计
(3) 指定项目名称，要求与文件名相同：选取窗口
菜单File→Project→Name，键入文件名nand2，单击OK 按钮。
(4) 确定对象的输入位置：在图形窗口内单击鼠标
电路的nand2 .inc文件，供其他VHDL编译时使用。 (11) 时间分析：选取窗口菜单Utilities→Analyze
第5章
组合逻辑电路设计
(6) 保存并查错：选取窗口菜单
File→Project→Save&Check，即可针对电路文件进行检查。 (7) 修改错误：针对Massage-Compiler窗口所提供的 信息修改电路文件，直到没有错误为止。 (8) 保存并编译：选取窗口菜单 File→Project→Save&Compile，即可进行编译，产生 nand2.sof烧写文件。
二输入与非门、或非门版图设计
课程名称Course 集成电路设计技术项目名称Item二输入与非门、或非门版图设计与非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（直流分析）：或非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <Pad Comment>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <Pad Comment>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（直流分析）：内容（方法、步骤、要求或考核标准及所需工具、设备等）一、实训设备与工具1．PVI计算机一台；2．Tanner Pro集成电路设计软件二、实训方法、步骤与要求1．二输入与非门电路的线路结构2．二输入或非门电路的线路结构3．CMOS倒相器电路的版图4．根据与非门、或非门线路结构，在一个工程中，重新新建两个新CELL，分别对应与非门和或非门版图，并设计与非门、或非版图结构。
实验七反相器,二输入与非门以及二输入或非门版图设计
实验七反相器,⼆输⼊与⾮门以及⼆输⼊或⾮门版图设计学号姓名
实验七1.反相器
反相器EECMOS的schematic图如下所⽰
其中PMOS管L=180nm W=720nm NMOS管L=180nm W=240nm
根据schematic画出的layout图如下所⽰
其中该版图长：2.16um 宽：4.87um
则版图⾯积为S=L*W=2.16*4.87=10.5192(um^2)
经过多此修改后，DRC验证如下
LVS验证如下
2.⼆输⼊与⾮门
⼆输⼊与⾮门nand2的schematic图如下所⽰
其中两个PMOS管的L=180nm W=720nm 两个NMOS管的L=180nm W=720nm 根据schematic图画出的layout版图如下所⽰
其中nand2版图的长：2.76um 宽：5.14um
则版图的⾯积S=L*W=2.76*5.14=14.1864（um^2）
通过改错后，DRC验证结果如下
LVS验证结果如下
3.⼆输⼊或⾮门
⼆输⼊或⾮门nor的schematic图如下所⽰
其中两个PMOS管的L=180nm W=2.51um 两个NMOS管的L=180nm W=500nm
由schematic图画出的layout版图如下所⽰
由于PMOS管的宽度较⼤，为了提⾼能通过的峰值电流，不浪费diff的⾯积，最⼤限度打满了源漏孔
其中该版图的长：2.91um 宽6.65um
则版图⾯积S=L*W=2.91*6.65=19.3531（um^2）
通过改错，DRC验证结果如下
LVS验证结果如下。
小论文数字设计方案模拟一个两输入的异或门数字逻辑设计方案与应用
小论文
一、题目
用EDA工具来模拟一个两输入的异或门。
二、仿真电路
仿真电路如图所示。
图零
三、仿真说明
由于不会运行，就无法看到运行结果了，但是肯定的是当x,y输入不同时，运行结果是1。
输入相同时，运行结果是0，这符合了题目要求。
四、仿真内容
（一）当x,y输入不同时必然出现
图一
上面或门（或非-非门）输出1，下面与门（与非-非门）输出0
（二）而1和0接着往下输入
图二
1往右输入仍然是1。
往下输入经过一个非门，变成0。
0往右输入仍然是0,。
往上输入经过一个非门，变成1。
这样，上面的两输入都是1。
下面两输入都是0。
（三）再继续往下一级
图三
两个1经过一个与门（与非-非门）结果只能是1。
两个0经过一个或非门结果只能是1。
（四）两个1再接着下一级
图四
两个1经过一个与门（与非-非门）结果只能是1。
由于以上每步的结果都是唯一的，所以只有当最开始输入的x,y不同时，最后结果就会是1。
而且，可从最后一步倒着推回去会发
现，在步骤（一）也就是图一中往下一级输入的不是上面是1，下面是0，而是另外两种情况：两个1；两个0。
这样往后推到最
（这是x,y输入相同时，后一步的结果就是0。
输出为0的推导）得出结果：输入相同时，最后结果就会是0。
五、仿真结果
输入x,y不同时，结果是1。
输入x,y相同时，结果是0。
六、仿真结论
这个仿真电路符合题目中的要求，是可行的。
与非门的版图设计实验报告参考模板
实验报告：与非门的版图设计与实现1. 实验目的1.1 了解Schematic设计环境；1.2 掌握与非门电路原理图输入方法；1.3 掌握与非门电路的版图绘制方法；1.4 掌握版图DRC、LVS验证及仿真方法。
2. 实验内容：1）、二与非门的电路及仿真：○1电路图：○2激励信号（以表格的形式给出）Function DCvoltage/V Voltage1/VVoltage2/VPeriod/SPulsewidth/SVdd dc 1.8 \ \ \ \ gnd dc 0 \ \ \ \A pulse \ 1.8 0 400n 200nB pulse \ 1.8 0 400n 200n ○3电路图的仿真结果。
2）、二与非门的版图及仿真：○1版图（写出版图的面积）版图面积大约为:15*14=210 um2○2版图的后仿提取网表○3激励信号（以表格的形式给出）Function DCvoltage/V Voltage1/VVoltage2/VPeriod/SPulsewidth/SVdd dc 1.8 \ \ \ \ gnd dc 0 \ \ \ \A pulse \ 1.8 0 400n 200nB pulse \ 1.8 0 400n 200n○4版图的仿真结果。
3、收获与感悟：通过这次与非门的实验，我更加熟练地学会了layout的过程，已经能够独立完成电路图、版图的制作和电路的仿真、寄生参数提取、电路后仿真。
这次实验完成后，我在做整个比较器设计的时候，我再次对这次设计的与非门进行了一些修改，主要是优化了面积，改善了输入输出端的位置，使我能在布局比较器的时候更方便。
可见我第一次设计出来的版图还是有很多地方欠考虑的，特别的面积没有做最好的优化，我在后面的实验中做了一些完善，最后还是完成了面积比较理想的完整的比较器。
友情提示：范文可能无法思考和涵盖全面，供参考!最好找专业人士起草或审核后使用，感谢您的下载！。
集成电路-二输入异或门的前仿设计
集成电路课程设计——二输入异或门的前仿设计姓名：胡国勤学号：07063211专业：电子科学与技术指导老师：蔡志民二〇一〇年十二月二十五日二输入异或门的前仿设计一、实验目的1、了解异或门的逻辑单元。
2、二输入异或门电路原理图输入方法。
3、二输入异或门的前仿设计。
二、实验原理1、异或门逻辑单元异或门逻辑功能：F=A⊕B 。
异或门逻辑符号如图1所示：图1 异或门逻辑符号异或门真值表如表一所示：表一异或门真值表A B F0 0 00 1 11 0 11 1 02、异或门功能实现当输入A与B不同时，输出F为1；当输入A与B相同时，输出F为0。
三、实验内容1、建立库文件点击运行程序，弹出运行程序窗口如图2所示。
图2 运行程序然后在运行程序窗口键入icfb后点击运行就会出现CIW（Command Interpreter Window），即命令解释窗如图3所示。
图3 CIW窗口CIW窗口是Cadence软件的控制窗口，是主要的用户界面。
从CIW窗口可以调用许多工具并完成许多任务。
CIW窗口主要包括以下几个部分：①Window Title（窗口标题栏）：显示使用软件的名称及Log文件目录。
②Menu Banner（菜单栏）：显示命令菜单以便使用设计工具。
③Outbut Area（输出区）：显示电路图设计软件时的信息，可以调整CIW 使这个区域显示更多信息。
④Input Line（输入行）：原来输入命令。
⑤Mouse Bindings Line ：显示捆绑在鼠标左中右3键的快捷键。
⑥Prompt Line ：标识号来自当前命令的信息。
2、创建库与视图单元点击CIW窗口的File-new-library,由此可创建库，用来存放单元视图的文件夹。
将库文件的路径设置在cadence目录下，Name栏输入库文件名001（库文件名可定义），右侧Technology File栏中选择Don’t need a techfile，由于现在只是输入原理图，因此可以不需要工艺文件，点击窗口OK，如图4所示。
二输入端与非门设计
(6) 引入输入和输出脚：按步骤(5)选出2个输入脚 和1个输出脚。
第5章 组合逻辑电路设计
(7) 更 改 输 入 和 输 出 脚 的 脚 位 名 称 ： 在 PIN_NAME处双击鼠标左键，进行更名，输入脚为A、 B，输出脚为C。
(8) 连接：将A、B脚连接到与非门的输入端，C 脚连接到与非门的输出端，如图5-1所示。
第5章 组合逻辑电路设计
表5-1 2输入端与非门的真值表
输入端
A
B
0
0
0
1
1
0
1
1
输出端 C 1 1 1 0
第5章 组合逻辑电路设计
2．原理图输入 与非门原理图输入法的操作步骤介绍如下。 (1) 建立新文件：选取窗口菜单File→New，出现对 话框，选择Graphic Editor file选项，单击OK按钮，进 入图形编辑画面。 (2) 保存：选取窗口菜单File→Save，出现对话框， 键入文件名nand2.gdf，单击OK按钮。
第5章 组合逻辑电路设计
基本门电路的设计
第5章 组合逻辑电路设计
基本门电路的设计
基本门电路主要用来实现基本的输入/输出之间的 逻辑关系，包括与门、非门、或门、与非门、或非门、 异或门、同或门等，下面以2输入端与非门为例讲解基 本门电路的设计。
第5章 组合逻辑电路设计
1．实验原理 表5-1 2输入端与非门的真值表 2输入端与非门是组合逻辑电路中的基本逻辑器件， 有2个输入端A、B和1个输出端C。其真值表如表5-1所 示。2输入端与非门应具备的脚位： 输入端：A、B； 输出端：C。
第5章 组合逻辑电路设计
(6) 保存并查错：选取窗口菜单 File→Project→Save&Check，即可针对电路文件进行检查。
第5章 组合逻辑电路设计
(7) 更 改 输 入 和 输 出 脚 的 脚 位 名 称 ： 在 PIN_NAME处双击鼠标左键，进行更名，输入脚为A、 B，输出脚为C。
(8) 连接：将A、B脚连接到与非门的输入端，C 脚连接到与非门的输出端，如图5-1所示。
第5章 组合逻辑电路设计
表5-1 2输入端与非门的真值表
输入端
A
B
0
0
0
1
1
0
1
1
输出端 C 1 1 1 0
第5章 组合逻辑电路设计
2．原理图输入 与非门原理图输入法的操作步骤介绍如下。 (1) 建立新文件：选取窗口菜单File→New，出现对 话框，选择Graphic Editor file选项，单击OK按钮，进 入图形编辑画面。 (2) 保存：选取窗口菜单File→Save，出现对话框， 键入文件名nand2.gdf，单击OK按钮。
第5章 组合逻辑电路设计
基本门电路的设计
第5章 组合逻辑电路设计
基本门电路的设计
基本门电路主要用来实现基本的输入/输出之间的 逻辑关系，包括与门、非门、或门、与非门、或非门、 异或门、同或门等，下面以2输入端与非门为例讲解基 本门电路的设计。
第5章 组合逻辑电路设计
1．实验原理 表5-1 2输入端与非门的真值表 2输入端与非门是组合逻辑电路中的基本逻辑器件， 有2个输入端A、B和1个输出端C。其真值表如表5-1所 示。2输入端与非门应具备的脚位： 输入端：A、B； 输出端：C。
第5章 组合逻辑电路设计
(6) 保存并查错：选取窗口菜单 File→Project→Save&Check，即可针对电路文件进行检查。
二输入端与非门设计
二输入端与非门设计
二输入端与非门是一种基本的逻辑门电路，用于将输入的逻辑信号进行反转。
它由两个输入端和一个输出端组成，当两个输入信号中的任意一个为高电平时，输出信号为低电平；只有当两个输入信号都为低电平时，输出信号才会为高电平。
1.原理
在二输入端与非门中，当输入信号的两个输入端之一或者同时为高电平时，输入电阻将会导通，将电流流向负载电阻，并将输出线上的电压拉低，表示低电平。
当输入信号两个输入端都为低电平时，两个输入电阻都截止，负载电阻上没有电流流过，输出线上的电压被拉高，表示高电平。
2.设计
首先，选择一个适合的晶体管，常用的有NPN型和PNP型晶体管。
在这里，我们选择一个NPN型晶体管。
接下来，连接两个输入端。
一个输入端通过电阻接到电源电压（Vcc），另一个输入端通过电阻接到地线，同时这两个输入端也与晶体管的基极连接。
然后，将晶体管的发射极接地，集电极与输出端相连接。
负载电阻连接在输出端到电源电压（Vcc）之间。
最后，根据需要添加外部电路。
例如，可以添加降噪电路、电流限制电路等。
3.工作原理
当输入信号的两个输入端之一或者同时为高电平时，输入电阻导通，晶体管的基极-发射极之间的电压使得晶体管导通，导通时的饱和电压使得输出端电压拉低，表示低电平。
当输入信号的两个输入端都为低电平时，两个输入电阻截止，晶体管的基极-发射极之间的电压使得晶体管截止，输出端上的电压由于负载电阻拉高，表示高电平。
总结：。
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实验一二输入端与非门的设计
利用EDA-V+板，使用Quartus II 9.0软件，完成实验内容。
二输入端与非门有2个输入端，1个输出端。
在
EPM7128SLC84-15芯片内实现功能，选择合适的引脚。
1. 实验目的
掌握Quartus II 9.0软件的使用；
学会实验箱EDA-V+资源的使用。
2. 实验原理
2二输入端与非门有2个输入端：A、B；1个输出端Y。
其真值表如表1所示。
表1 4选1二输入端与非门真值表
地址输入输出
A B Y
0 0 1
0 11
10 1
110
3. 实验步骤
(1 建立工程项目：
确定具有合法的密码文件后，安装进入如下提示：
图1
点击NEXT进入建立工程对话窗口：
图2
或者，从主菜单选取File→New Project Wizard，同样出现图
2。
来创建工程。
图3 从主下拉菜单主选择路径新建工程项目
出现对话框如图4所示。
图4 新建工程
更改工程保存的路径为D:\EDA_test\2nand，工程名称为2nand，文件名称为2nand，点击Next,提示是否创建“D:\EDA_test\2nand”？
选择“是”，出现：
在上图中的File name对话框内输入2nand.bdf，
然后，点击右侧的Add。
图3 添加文件到工程中
接着点击Next,在下图中选择所使用的器件。
在
Family“系列”下拉窗口中选择MAX7000S，在Available devices 下选择EPM7128SLC84-15具体器件。
图4 选择器件
在图4中，点击Next进入图5。
图5 选择第三方工具
在图5中取默认值，直接点击Next进入图6。
图6 工程信息
点击Finish完成工程设置，这时在Project Navigator下的实体Entity下出现multi_4v的工程,见图7所示。
图7 全局窗口
综上，建立了一个名称为“2nand”的工程，接下来需要在工程下建立需要的文件。
(2建立文件：选取窗口菜单File→New，
图8 建立文件
出现对话框，如图9。
选Block Diagram/Schematic File选项，建立原理图文件。
单击OK按钮，进入文本编辑画面。
图9 建立文件对话框
输入原理图文件内容到编辑窗口。
方法是：在编辑的栅格处，双击鼠标左键，在弹出的对话框中的Name处输入“nand2”元件名，可以看到，NAND2元件的样图显示出来了。
然后，点击“OK”。
一个NAND2元件元件就被放置到了原理图编辑对话框
中了。
图10A 原理图文件输入和编辑对话框
接下来，用同样的方法安放输入和输出引脚。
在编辑栅格的空白处，双击鼠标左键，在弹出的对话框中的Name处键入“INPUT”元件名。
然后，点击“OK”。
一个INPUT元件就被放置到了原理图编辑对话框中了。
同样，再安放“OUTPUT”元件。
图10B 原理图文件输入和编辑对话框
接下来，进行连线。
鼠标移动到元件的引脚旁时，会出现连线的标志，此时按住鼠标左键，在目标处放开鼠标左键，一条连线就画成功了。
完成下图的连线。
图10 原理图
编辑引脚的名称。
如双击一条“INPUT”引脚，如下图。
在“Pin name(s”处输入“A”。
另一输入引脚，和一个输出引脚，同样编辑。
最后形成下图所示的电路。
(3 保存：选取窗口菜单File→Save as，出现对话框，键入文件名2nand.bdf，
图11 文件保存
单击“保存”按钮保存文件。
(4编译：选取窗口菜单Processing→Start Compila tion，或点击快捷按钮进行编译。
图12 编译工程选项
编译工程需要一段时间，见图13的编译过程进程显示。
图13 编译工程进程
图14 编译结束
需要排除编译中产生的所有错误，某些警告可以忽略。
点击“确定”。
(5 引入输入/输出脚：选取窗口菜单Assignments → Pins，图13对话框。
图15 引入输入/输出脚对话框
图16 编辑引入输入/输出脚对话框
在图14中，拖动A、B、Y引脚到图中的引脚。
在此选：
A→9→D1
B→10→D2
Y→11→LED1
将Node Name下的名称(如A一个一个地拖动到Pin Planner对应的引脚标号处（如15）。
图17 引脚分布
此步骤不用保存，将上面的对话框关到最小即可。
这时，再查看原理图，已经
有了对应的引脚。
在主菜单Assignments→Pins或Assignments→Pin Planner均可打开图20，
用以观察引脚分布。
或
图18 引脚分布图观察操作
(6 编辑输入/输出脚之后，再执行项目编译：选取窗口菜单
Processing→Start Compilation，或点击快捷按钮进行编译。
这样，可以形成对应编辑好引脚的对应文件，包括烧写文件等。
编译之后，就可以将程序代码烧写到CPLD或FPGA中，这一步我们放到第（8）步进行。
(7建立波形仿真文件：选取窗口菜单File→New，出现对话框，如图19。
选Vector Waveform File选项，单击OK按钮，进入波形图编辑画面。
图19 建立波形仿真文件窗口
图20 建立波形仿真文件窗口
在引脚输入的“Name”区，点击鼠标右键，如图21在波形窗口中插入引脚。
图21 在波形窗口中插入引脚
可以在图22的“Name”区，输入引脚的名称，然后点击“OK”。
这种方式一次只能输入一个引脚。
下图是输入引脚“A”的示例，在此引脚的书写不分大小
写。
逐一输入即可。
图22 一次输入一个引脚
或者在上图中，点击“Node Finder”，出现图23。
图23 批量一次性输入所有引脚到波形编辑窗口
在图23中，点击“List”。
图24 引入引脚
点击“≥”，将左侧发现的引脚选择有用的逐一添加到右侧窗口中，或者点击“》”，将左侧发现的引脚全部一次性地添加到右侧窗口中，在此点击“》”。
见
图25。
图25 引入引脚对话框
点击OK，进入图26。
图26 引入引脚对话框
点击OK，进入图27。
图27 引入引脚
选中引脚图标，见图28，信号源图标变成实体。
图28 将各个引脚引入信号源信号源可以选择图标，如图29、30。
图29 引脚引入信号源设置
图30 引脚引入信号源设置
点击“确定”。
同样，输入B引脚的波形。
或者选择图标，自编各个引脚的波形。
引脚波形的构造要与系统的功能状态相吻合，便于验证系统功能。
图31 引脚引入信号保存波形文件。
图32 保存波形文件波形仿真操作，如图33。
图33 波形仿真操作
或直接点击快捷图标。
图34 仿真波形
自行从波形图上验证逻辑状态。
（8）将程序下载到CPLD或FPGA中，在此时下载到CPLD中。
执行Tools→Programmer，如图35所示。
图35 程序下载操作
在弹出的图36中，查看文件、器件、硬件设置几个选项，均真确无误后，选中Program/Configure方形选框之后，点击“Start”按钮。
图36 下载的相关信息
图37 下载的相关信息
图38 JTAG口设置对话框
图39 程序下载进程对话框（9）在EDA-V+实验箱上按照表2可验证设计器件的功能。
表2 4选1二输入端与非门的实验结果
地址线输出（10）可以观察芯片资源的利用情况，如图40所示。
思考：
1.上面实验选择的型号EPM7128SLC84-15(属于CPLD期间，也可改成其它信号的CPLD 或FPGA芯片；
2.利用可编程逻辑芯片验证其它组合逻辑电路。