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电子设计自动化实验报告一、实验目的1. 学习并掌握QUARTERII 开发系统的基本操作。

2. 掌握简单逻辑电路的设计方法与功能仿真技巧。

二、实验电路（程序）一位二进制半加器电路：由两个半加器构成的一位二进制全加器电路：班级：电自****班 学号： **** *** 姓名：*** ***指导教师： *成绩：三、仿真结果及分析一位二进制半加器仿真结果：分析：A、B是两个加数，CO表示进位数，SO表示和数，仿真波形满足半加器的逻辑功能。

一位二进制全加器仿真结果：分析：AIN、BIN是两个加数，CIN是低位来的进位信号，COUT 表示进位数，SUM表示和数，仿真波形满足全加器的逻辑功能。

实验二数控分频器设计与仿真一、实验目的1．学习并掌握QUARTERII开发系统的操作技巧。

2．掌握数字逻辑电路的设计方法与功能仿真技巧。

3．学习VHDL源程序的编写调试方法。

二、实验电路（程序）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FPQ ISPORT (CLK_IN : IN STD_LOGIC;CLK_OUT:OUT STD_LOGIC);END ENTITY FPQ;ARCHITECTURE ARE OF FPQ ISSIGNAL Q : STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINPROCESS(CLK_IN)ISBEGINIF CLK_IN'EVENT AND CLK_IN = '1' THENIF Q="10" thenCLK_OUT<='1';Q<="00";ELSECLK_OUT<='0';Q<=Q+1;END IF;END IF;END PROCESS ;END ARCHITECTURE ARE;三、仿真结果及分析结果分析：分析：当信号值COUNT的取值范围从0到4时，实现的是4分频，通过改变信号值的范围可以实现不同的分频。

实验三数字秒表的设计一、实验目的1. 巩固和加深对QUARTERII CPLD开发系统的理解和使用； 2．掌握VHDL编程设计方法；3. 掌握硬件实验装置使用方法；4. 掌握综合性电路的设计、仿真、下载、调试方法。

二、实验电路（程序）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY szmb ISPORT( CLKIN: IN STD_LOGIC;CLKOUT: IN STD_LOGIC;COUNTG:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);COUNTS: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY szmb;ARCHITECTURE ART OF szmb ISSIGNAL LEDW: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL COUNT: STD_LOGIC_VECTOR(1 DOWNTO 0);SIGNAL SEG: STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL SEL: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(CLKIN)BEGINIF ( CLKIN='1' AND CLKIN'EVENT ) THENIF COUNTS="0101" AND COUNTG="1001" THENCOUNTS<="0000"; COUNTG<="0000";ELSIF COUNTG="1001" THENCOUNTS<=COUNTS+1;COUNTG<="0000";ELSECOUNTG<=COUNTG+1;END IF;END IF;END PROCESS;PROCESS(CLKOUT)BEGINIF ( CLKOUT='1' AND CLKOUT'EVENT ) THEN IF COUNT="01"THENCOUNT<="00";SEG<=COUNTS;SEL<="111";ELSECOUNT<=COUNT+1;SEG<=COUNTG;SEL<="110";END IF;END IF;END PROCESS;PROCESS(SEG)BEGINCASE SEG ISWHEN"0000"=>LEDW<="00111111"; WHEN"0001"=> LEDW<="00000110"; WHEN"0010"=> LEDW<="01011011"; WHEN"0011"=> LEDW<="01001111"; WHEN"0100"=> LEDW<="01100110"; WHEN"0101"=> LEDW<="01101101"; WHEN"0110"=> LEDW<="01111101"; WHEN"0111"=> LEDW<="00000111"; WHEN"1000"=> LEDW<="01111111"; WHEN"1001"=> LEDW<="01101111";WHEN OTHERS=> LEDW<="11111111";END CASE;END PROCESS;END ARCHITECTURE ART;三、仿真结果及分析分析结果：数字秒表的十位由SHIWEI输出，个位由GEWEI输出，由仿真波形图知，成功实现了0~59秒的数字秒表计时。

实验四汉字点阵显示一．实验目的1．学习并掌握CPLD开发系统的操作技巧。

2．掌握数字逻辑电路的设计方法与功能仿真技巧。

3．学习芯片下载与实验基本方法。

二、实验电路（程序）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ZH ISPORT (CLK: IN STD_LOGIC;SEL:OUT STD_LOGIC_VECTOR(3 downto 0);LEDW:OUT STD_LOGIC_VECTOR(15 downto 0));End ZH;ARCHITECTURE HAV of ZH ISSIGNAL COUNT:STD_LOGIC_VECTOR(3 downto 0); BEGINPROCESS(CLK)BEGINIF CLK'EVENT AND CLK='1' THENCOUNT<=COUNT+1;END IF;END PROCESS;PROCESS(COUNT)BEGINCASE COUNT ISWHEN"0000"=>LEDW<="0000000000000000"; WHEN"0001"=>LEDW<="0000000000000000"; WHEN"0010"=>LEDW<="0000000000000000"; WHEN"0011"=>LEDW<="0000000000000000"; WHEN"0100"=>LEDW<="0000111110000000"; WHEN"0101"=>LEDW<="0000101010000000"; WHEN"0110"=>LEDW<="0000111110000000"; WHEN"0111"=>LEDW<="0000000000000000"; WHEN"1000"=>LEDW<="0000000000000000"; WHEN"1001"=>LEDW<="0000000000000000"; WHEN"1010"=>LEDW<="0000000000000000"; WHEN OTHERS=>LEDW<="0000000000000000"; END CASE;END PROCESS;END ARCHITECTURE HAV;三、仿真结果及分析结果分析：设置好管脚映射，把编译好的程序下载到开发板，开发板中的点阵成功的显示数字1。

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EDA实验报告

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EDA实验报告班级：姓名：目录实验一：七段数码显示译码器设计 (1)摘要 (1)实验原理 (1)实验方案及仿真 (1)引脚下载 (2)实验结果与分析 (3)附录 (3)实验二：序列检测器设计 (6)摘要 (6)实验原理 (6)实现方案及仿真 (6)引脚下载 (7)实验结果与分析 (8)实验三：数控分频器的设计 (11)摘要 (11)实验原理 (11)方案的实现与仿真 (11)引脚下载 (12)实验结果及总结 (12)附录 (12)实验四：正弦信号发生器 (14)摘要 (14)实验原理 (14)实现方案与仿真 (14)嵌入式逻辑分析及管脚下载 (16)实验结果与分析 (17)附录 (18)实验一：七段数码显示译码器设计摘要：七段译码器是一种简单的组合电路，利用QuartusII的VHDL语言十分方便的设计出七段数码显示译码器。

将其生成原理图，再与四位二进制计数器组合而成的一个用数码管显示的十六位计数器。

整个设计过程完整的学习了QuartusII的整个设计流程。

实验原理：七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA\CPLD中来实现。

本实验作为7段译码器，输出信号LED7S的7位分别是g、f、e、d、c、b、a，高位在左，低位在右。

例如当LED7S 输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。

接有高电平段发亮，于是数码管显示“5”。

实验方案及仿真：I、七段数码显示管的设计实现利用VHDL描述语言进行FPGA上的编译实现七段数码显示译码器的设计。

运行QuartusII在G:\QuartusII\LED7S\下新建一个工程文件。

新建一个vhdl语言编译文件，编写七段数码显示管的程序见附录1-1。

EDA-实验报告

EDA-实验报告

实验一五人表决器设计一、实验目的1 加深对电路理论概念的理解3 加深计算机辅助分析及设计的概念4 了解及初步掌握对电路进行计算机辅助分析的过程二、实验要求制作一个五人表决器，共五个输入信号，一个输出信号。

若输入信号高电平数目多于低电平数目，则输出为高，否则为低。

三、实验原理根据设计要求可知，输入信号共有2^5=32种可能，然而输出为高则有15种可能。

对于本设计，只需一个模块就能完成任务，并采用列写真值表是最简单易懂的方法。

四、计算机辅助设计设A,B,C,D,E引脚为输入引脚，F为输出引脚。

则原理图如1所示图1.1 五人表决器原理图实验程序清单如下：MODULE VOTEA,B,C,D,E PIN;F PIN ISTYPE 'COM';TRUTH_TABLE([A,B,C,D,E]->[F])[0,0,1,1,1]->[1];[0,1,1,1,0]->[1];[0,1,0,1,1]->[1];[0,1,1,0,1]->[1];[1,0,1,1,1]->[1];[1,1,0,1,1]->[1];[1,1,1,0,1]->[1];[1,1,1,1,0]->[1];[1,1,1,0,0]->[1];[1,1,0,1,0]->[1];[1,1,1,1,1]->[1];[1,1,0,0,1]->[1];[1,0,0,1,1]->[1];[1,0,1,0,1]->[1];[1,0,1,1,0]->[1];END五、实验测试与仿真根据题目要求，可设输入分别为：0，0，0，0，0；1，1，1，1，1；1，0，1，0，0；0，1，0，1，1。

其测试程序如下所示：MODULE fivevoteA,B,C,D,E,F PIN;X=.X.;TEST_VECTORS([A,B,C,D,E]->[F])[0,0,0,0,0]->[X];[1,1,1,1,1]->[X];[1,0,1,0,0]->[X];[0,1,0,1,1]->[X];END测试仿真结果如图1.2所示：图1.2 五人表决器设计仿真图可知，设计基本符合题目要求。

EDA实验 报告范文

EDA实验 报告范文

实验一：五人表决器一、程序清单library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity vote5 isport(v_in:in std_logic_vector(4 downto 0);lock,clr:in std_logic;v_over:out std_logic_vector(2 downto 0);num_agr,num_opp:out std_logic_vector(3 downto 0);v_out:out std_logic_vector(4 downto 0);led_agr,led_opp:out std_logic);end entity vote5;architecture one of vote5 isbeginprocess(clr,v_in,lock)variable agr,opp: std_logic_vector(3 downto 0);beginif(clr='1')thenled_agr<='0';led_opp<='0';agr:="0000";opp:="0000";if agr="0000" thennum_agr<="0000";end if;if opp="0000"thennum_opp<="0000";end if;v_out<="00000";v_over<="000";elsif(lock'event and lock='1')thenv_out<=v_in;v_over<="111";agr:="0000";opp:="0000";for i in 0 to 4 loopif (v_in(i)<='0') then opp:=opp+1;end if;agr:=5-opp;end loop;num_agr<=agr;num_opp<=opp;if(agr>opp)thenled_agr<='1';led_opp<='0';elseled_agr<='0';led_opp<='1';end if;end if；end process；end architecture one;三．仿真1. 功能仿真波形2.时序仿真波形实验二：九九乘法表系统的设计一、程序清单library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity multiply is --构造体描述4位乘法器port( clk:in std_logic;a,b:in std_logic_vector(3 downto 0);led_data:out std_logic_vector(7 downto 0);seg_sel:out std_logic_vector(2 downto 0) );end multiply;architecture rtl of multiply issignal led_data2,led_data1,led_data0: std_logic_vector(7 downto 0);--LED显示代码,寄存十位个位的数signal displayclk: std_logic;beginprocess(a,b)variable s: std_logic_vector(7 downto 0);--乘积variable bai,shiwei,gewei: std_logic_vector(3 downto 0);--乘积的十位个位begins(7 downto 0):=a(3 downto 0)*b(3 downto 0);if s>="11001000" then bai:="0010";s:=s-"11001000";elsif s>="01100100" then bai:="0001";s:=s-"01100100";else bai:="0000";end if;if s>="01011010" then shiwei:="1001";s:=s-"01011010";gewei:=s(3 downto 0);--90以上 elsif s>="01010000" then shiwei:="1000";s:=s-"01010000";gewei:=s(3 downto 0);--80以上 elsif s>="01000110" then shiwei:="0111";s:=s-"01000110";gewei:=s(3 downto 0); --70以上 elsif s>="00111100" then shiwei:="0110";s:=s-"00111100";gewei:=s(3 downto 0);--60以上 elsif s>="00110010" then shiwei:="0101";s:=s-"00110010";gewei:=s(3 downto 0);--50以上 elsif s>="00101000" then shiwei:="0100";s:=s-"00101000";gewei:=s(3 downto 0);--40以上 elsif s>="00011110" then shiwei:="0011";s:=s-"00011110";gewei:=s(3 downto 0);--30以上 elsif s>="00010100" then shiwei:="0010";s:=s-"00010100";gewei:=s(3 downto 0);--20以上 elsif s>="00001010" then shiwei:="0001";s:=s-"00001010";gewei:=s(3 downto 0);--10以上 else gewei:=s(3 downto 0);shiwei:="0000";end if;case bai iswhen "0001" => led_data2<="11111001";when "0010" => led_data2<="10100100";when others => led_data2<="11111111";end case;case shiwei iswhen "0000" => led_data1<="11000000";when "0001" => led_data1<="11111001";when "0010" => led_data1<="10100100";when "0011" => led_data1<="10110000";when "0100" => led_data1<="10011001";when "0101" => led_data1<="10010010";when "0110" => led_data1<="10000010";when "0111" => led_data1<="11111000";when "1000" => led_data1<="10000000";when "1001" => led_data1<="10010000";when others => led_data1<="11111111";end case;case gewei iswhen "0000" => led_data0<="11000000";when "0001" => led_data0<="11111001";when "0010" => led_data0<="10100100";when "0011" => led_data0<="10110000";when "0100" => led_data0<="10011001";when "0101" => led_data0<="10010010";when "0110" => led_data0<="10000010";when "0111" => led_data0<="11111000";when "1000" => led_data0<="10000000";when "1001" => led_data0<="10010000";when others => led_data0<="11111111";end case;end process;process(clk)variable cnt:integer range 0 to 20000; --1KHZ扫描显示时钟 beginif clk'event and clk='1' then cnt:=cnt+1;if cnt<10000 then displayclk<='1';elsif cnt<20000 then displayclk<='0';else cnt:=0;displayclk<='0';end if;end if;end process;process (displayclk) --显示两位variable cnt2: std_logic_vector(1 downto 0);beginif displayclk'event and displayclk='1' then cnt2:=cnt2+1;if cnt2="01" then seg_sel<="001";led_data<=led_data0;elsif cnt2="010" then seg_sel<="010";led_data<=led_data1;elsif cnt2="11" then cnt2:="00"; seg_sel<="100";led_data<=led_data2;end if;end if;end process;end rtl;二、仿真设计输入文件经maxplus软件开发系统编译、处理，由功能仿真器进行模拟，获得仿真波形如图6所示。

EDA实验报告-单级放大电路-负反馈放大电路-阶梯波发生器

EDA实验报告-单级放大电路-负反馈放大电路-阶梯波发生器

EDA设计实验报告2009．10．25实验一单级放大电路的设计与仿真一、实验目的1.掌握放大电路静态工作点的调整与测量方法。

2.掌握放大电路的动态参数的测量方法。

3.观察静态工作点的选择对输出波形及电压放大倍数的影响。

二、实验内容1．设计一个分压偏置的单管电压放大电路，要求信号源频率5kHz(幅度10mV) ，负载电阻5.1kΩ，电压增益大于50。

2．调节电路静态工作点(调节电位计)，观察电路出现饱和失真和截止失真的输出信号波形，并测试对应的静态工作点值。

3．加入信号源频率5kHz(幅度1mV) ，调节电路使输出不失真，测试此时的静态工作点值。

测电路的输入电阻、输出电阻和电压增益；4．测电路的频率响应曲线和fL、fH值。

三、实验内容及步骤1、分压偏置的单管电压放大电路2、给出电路静态工作点(调节R4)，观察电路出现饱和失真和截止失真的输出信号波形，并测试对应的静态工作点值。

a)不失真情况：U e=2.95VU c=4.66VU ce=U c-U e=1.71VI c=1.47mAI b=7.07uA示波器波形静态工作点参数b)饱和失真：U e=3.39VU c=3.58VU ce=U c-U e=0.19VI c=1.70mAI b=11.90uA示波器波形静态工作点参数c)截止失真U e=482.85mVU c=10.80VU ce=U c-U e=10.75VI c=240.34uAI b=1.09uA示波器波形静态工作点参数3、电压增益的实验图，测试结果并和理出测量输入电阻、输出电阻论计算值进行比较。

a)电压增益： A u=0.136/1=136理论值：r be=130+220*26/1.47=4.02kΩA u理论=220*2.5/4.02=136.82误差：E=(136.82-136)/136=0.60%b)输入电阻：Ri=1/0.409=2.44kΩR i理论=23 // 10 // 4.02 =2.55kΩ误差：E=|(2.55-2.44)/2.55|=4.31%c)输出电阻: R o=10/2.141=4.67kΩ理论值：R o理论=5.1kΩ误差：E=(5.1-4.67)/5.1=8.43%4、电路的幅频和相频特性曲线f L=92.88Hzf H=11.17MHz四、实际元件电路实际电路波形：实验二负反馈放大电路的设计与仿真一、实验要求1、给出引入电压串联负反馈电路的实验接线图。