数字电路-第五章习题答案

第五章习题答案5-1分析题5-1图所示电路，画出时序图和状态图，起始状态Q0Q1Q2Q3=0001。

解CP Q0 Q1Q2Q30 0 0 0 11 1 0 0 02 0 1 0 03 0 0 1 04 0 0 0 1 时序图：CPQ0Q1Q2Q35-2分析题5-2图所示电路，画出电路的状态图。

解CP Q0 Q1 Q20 0 0 01 1 0 02 0 1 03 0 0 14 0 0 05-3 JK触发器组成5-3图所示电路。

分析该电路为几进制计数器，并画出电路的状态图。

CP Q1 Q2Q30 0 0 01 1 0 02 0 1 03 1 1 04 0 0 15 0 0 0 该电路为五进制计数器5-4JK触发器促成如图5-4图所示的电路。

（1）分析该电路为几进制计数器，画出状态图。

（2）若令K3= 1，电路为几进制计数器，画出其状态图。

解：（1CP Q1 Q2Q30 1 2 3 4 5 6 7 0 0 01 0 00 1 01 1 00 0 11 0 1 0 1 1 0 0 0为7进制计数器CP Q1 Q2Q30 1 2 3 4 5 0 0 01 0 00 1 01 1 00 0 11 0 0为4进制计数器5-5 试画出题5-5图（a）所示电路中B,C端的波形。

输入端A,CP波形如题5-5图(b)所示，触发器的起始状态为零。

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19CPAQ0Q1BC5-6分析题5-6图所示电路，画出电路的状态图，说明电路能否自启动。

CP Q1 Q2Q3Z0 1 2 3 4 5 6 7 0 1 0 0 0 01 0 1 0 1 1 1 00 1 1 11 0 0 0 1 1 0 00 1 0 01 0 1 00 0 1 01 0 0 0该电路能够自启动5-7 分析题5-7图所示电路，画出电路的状态图，说明电路能否自启动。

CP Q4 Q3Q2Q11234 567111111111 0 0 0 00 0 0 11 0 0 11 1 0 11 1 1 00 1 1 11 0 1 11 1 0 10 0 1 00 0 0 10 0 1 11 0 0 10 1 0 00 0 1 10 1 0 11 0 1 10 1 1 00 0 1 11 0 0 00 1 0 11 0 1 00 1 0 11 1 0 00 1 1 11 1 1 1 1 1 1 0由状态图可见，电路图能够自启动5-8画出题5-8图所示电路的状态图和时序图，简要说明电路的基本功能。

数字电路答案 第一章习题1-1 （1）10108222*86*8268201011026261011021616101100001011016（2） 211081081*85*84*81548200110010115415411011002166110110*********6CC（3）10110813.1251*85*81*815.18200100110115.115.11101.00121621101.0011101.0010.2DD（4）211108131.6252*80*83*85*8203.582010000011101203.5203.510000011.1012168310000011.10110000011.101083.AA1-2（1）285510110110110155 2162101101001011012DD10810555*85*845（2）2834511100101011100101345 216511100101111001015EE2108103453*84*85*8229（3）28514101.0011101.0011005.14 21653101.00110101.00115.30128105.145*81*84*85.1875（4）28744100111.101100111.10147.421627100111.10100100111.101027.AA101018625.398*58*78*45.47=++=-1-3 （1）10810161*86*8148200111016161110 21611101110EE（2）218101721*87*82*812282001010111172172111101016727101001111111010A A==（3）101281061.536*81*85*83*849.6728200111010101161.5361.53110001.101011 21631110001.10101100110001.1010110031.AC AC（4）21012810126.741*82*86*87*84*886.937582001010100110111126.74126.741010110.1111216561010110.111101010110.111156.FF1-4 （1）1620010101022101010A A28521010101010105210810525*82*842（2）16210110010111122101100101111B F B F2875451011001011111011001011115457321081054575*84*85*87*82863（3）1621101111000113.3.11010011.111D E D E28732311010011.111011010011.111323.72101810323.73*82*83*87*8211.875（4）162000111111100001110011 3.913.9111000011.11111001C F C F28770362111000011.11111001111000011.111110010703.762210123810703.7627*80*83*87*86*82*8451.97261-5（1）AC AB C B A +=+)(左式＝右式，得证。

自我检查题5.1 时序电路和组合电路的根本区别是什么？同步时序电路与异步时序电路有何不同？解答：从功能上看，时序电路任何时刻的稳态输出不仅和该时刻的输入相关，而且还决定于该时刻电路的状态，从电路结构上讲，时序电路一定含有记忆和表示电路状态的存储器。

而组合电路任何时刻的稳态输出只决定于该时刻各个输入信号的取值，由常用门电路组成则是其电路结构的特点。

在同步时序电路中，各个触发器的时钟信号是相同的，都是输入CP 脉冲，异步时序电路则不同，其中有的触发器的时钟信号是输入cp 脉冲，有的则是其他触发器的输出，前者触发器的状态更新时同步的，后者触发器状态更新有先有后，是异步的。

5.2 画出图T5.2所示电路的状态和时序图，并简述其功能。

图T5.2解:（1）写方程式 驱动方程 nQ K J 200==n Q K J 011==n n Q Q J 012=， n Q K 22=输出方程：nQ Y 2= （2） 求状态方程nn n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 02020202000010+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01011010111111+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01222201222212=+=+=+（3）画状态图和时序图 状态图如下图所示：101时序图如下图所示：CP Q 0Q 1Q 25.3 试用边沿JK 触发器和门电路设计一个按自然态序进行计数的七进制同步加法计数器。

解：（1）状态图如下图：（2）求状态方程、输出方程CQ Q Q n n n /101112+++的卡诺图如下图所示：输出方程为nn Q Q C 12=状态方程：n n n n n Q Q Q Q Q 120112+=+ n n n n n n Q Q Q Q Q Q 0120111+=+ n n n n n Q Q Q Q Q 120110+=+驱动方程：n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0122120121220112)(++=++=+n n n n n n Q Q Q Q Q Q 1021011+=+n n n n n Q Q Q Q Q 0012101)(++=+与JK 触发器的特性方程 比较，可以得到驱动方程 n n Q Q J 012= 、 n Q K 12=n Q J 01= 、n n Q Q K 021=n n n n Q Q Q Q J 12120=+= 10=K（4） 无效状态转换情况 111/1000 能自启动（5） 逻辑图如下图所示：5.4 画出用时钟脉冲上升沿触发的边沿D 触发器组成的4位二进制异步加法计数器和减法计数器的逻辑电路图。

数字集成电路分析与设计第五章答案CHAPTER 5P5.1. For each problem, restate each Boolean equation into a form such that it can be translated into the p and n-complex of a CMOS gate.a. ()()Out ABC BD ABC BD A B C B D =+=+=+++b. ()()()Out AB AC BC AB AC BC A B A C B C =++=++=+++c. ()()Out A B CD A AB C D A A B CD A A B CD A =+++=++=+++=++AbVddVddAb BbAAbVddP5.2.AP5.3. First, convert the equation into its p and n-complex.()()()()()()()()()()()Out A B C BC AB AB C BC AB AB C BC AB AB C BC AB AB C BC AB AB C B C =⊕+=++=++=+=++=+++VddCbP5.4. The truth table is given below in terms of voltages. The function is F A B =The worse case V OH is V DD and the worse case V OL is 0V.P5.5. The first circuit is a NOR gate while the second is a NAND gate. The V OL and V OHcalculated are for the worst-case scenario. To find this, assume only one transistor turns on, this just reduces to a pseudo-NMOS/PMOS inverter, so the other transistors are not important.a. The V OL for the pseudo-NMOS (in 0.18µm) is:()()()2,1N N OXNSAT OX P GSP TPP SATOL W C L N DD TN GSP TP CP PDD TN SAT P N OX v C W V V I V k V V V V E L V V v W L C µ-==--+-=()2DD TP N N OX V V W C µ-()()()()()20.1DD TP CP P DD TN SAT P N DD TPDDN N DD TP CP P DD TN V V E L V V v W L V V V W V V E L V V µ-+--==-+-()()()()()()()()()()()()226440.18100.2100.210 1.80.50.14µm=1.40.11.8270 1.80.5240.2 1.80.5SAT P N DD TPN DD N DD TP CP P DD TN v W L V V W V V V E L V V µλ---=-+--==-+-Since the minimum width is 2λ, we make that the width. The V OH for the pseudo-PMOS (in 0.18µm) is:()()()()()()2221SDPSDP CP PN P V P OX P SGP TP SDP SAT OX N GSN TN V GSN TN CN N N SAT OX I sat I lin C W V V V v C W V V V V E L L v C µ=---= -++()2P OX N DD TN DD TN CN NC W V V V V E L µ-=-+()()()()(01DD OH DD OH CP PV V P DD TPDDOH V V P E L W V V VV L ------+()()()()()()20.1824620.184.8(70) 1.80.50.180.2(10)(810)1.80.51.80.5 1.21P P W L ----=-++4.2P W λ≈The pseudo-PMOS circuit will have bigger devices than the pseudo-NMOS.P5.6. The steps to solving this question are the same as the pseudo-NMOS question in Chapter4.a. For V OH , recognize that GS T V V >= for operation so the output can only be as high asDD T V V -. Since 0SB V ≠, body effect must be taken into account and the full equationis:()()()001.20.40.2OH DD T DDT V V V V Vγγ=-+=-+=-+ Iteration produces V OH =0.73V.b. For V OL , we must first recognize that the worst-case V OL occurs when only one of the pull-down transistors is on. Next we identify the regions of operation of the transistors. In this case, the pull-up transistor is always in saturation and the pull-down is most likely in the linear region since it will have a high input (high V GS ) and a low output (low V DS ). Then, we equate the two currents together and solve for V OL :()()()()2212222221111122460.61(1)(270)1.20.4(0.13)(10)(810)1.20.42(1.20.42)0.61DS DS CN OL OLV N OX GS T DS sat OX GS T V GS T CN E LV OL OL V OL I sat I lin W C V V V W v C V V V V E L L V V V µ-=---=-++--?--=--++ Using a programmable calculator or a spreadsheet program, V OL = 0.205V. The dc current with the output low is: ()()()()222222260.20520.2051(1)(270)(1.610)1.20.4(0.205)146.5DS DS CN V N OX GS T DS DS V ELW C V V V I L Aµµ---=+?--=+=The power with the output low is:(46.5)(1.2)55.8DS DD P I V A V W µµ===P5.7. See Example 5.2 which is based on the NAND gate. This question is the same except thatit addresses the NOR gate.With both inputs tied together, 88N P W W λλ==2χ=== ()()1.80.520.50.77V 112DD TP TNS V V V V χχIn the SPICE solution, the reason why the results vary for input A and B is due to body-effect.P5.8. The solution is shown below. Notice that there is no relevance with the lengths andwidths of the transistors when it comes to V OH , although they the do matter when calculating V OL .01.80.50.3 2.51Vout GG T GG out T V V V V V V γ=-=++=++=P5.9. For t PLH , we need to size the pull-up PMOS appropriately.()()()()15120.70.720.70.73010010845010PLH eqp LOAD p SQ LOAD PLHLt RC R C WL W R C k t λλ--====Ω?=?For V OL :()()()()()()()()()()()()()2246660.120.13 4.210810 1.610 1.20.4 1.08mA1.20.4240.1(270)(1.610)1.20.40.11138.577377232(3OLOL CN P sat OX GS T P GS T CP V N N OX OL TN OLN P V N N NW v C V V I sat V V E LW C V V V W I sat L L W W W stack L µλλλ-----===-+-+--?--==++===?=2)155(2)W stack λ=P5.10.The circuit is shown below:()()()()()()()()31512315120.720.70.7301075106350100.720.70.712.510751026.6275010PLH EQP LOAD P P EQPLOAD PLHPHL EQN LOAD NN EQNLOAD PHLLt RC R C W L W R C t Lt RC R C W L W R C t λλλλλ----====??=?====??=≈?Because the number of transistors in series is more than one, we must multiply the widths by the appropriate number. Here, all the NMOS transistors will have a width of 54λ. The PMOS transistors will have widths of 126λ and 190λ, respectively.P5.11. We estimate the dc power and dynamic switching power for this problem.a. The circuit’s dc power can be computed by computing the dc current when the output is low. This is given by I DS =550uA/um x 0.1um=55uA. Then P DC =66uW when the output is low.b. Its dynamic power can be calculated by simply using the equation 2dyn DD P CV f α=. Therefore, P dyn =(50fF)(V DD -V TN )(V DD )(100MHz)=4.4uW.P5.12. The pseudo-NMOS inverter has static current when the output is low. We can estimate itas:()()()()()()()()224660.110810 1.610 1.20.425.6A 1.20.4240.1P sat OX GS T P GS T CP W v C V V I sat V V E Lµ----===-+-+Then the average static power is P stat =(25.6uA)(1.2)/2 =15.4uW.The dynamic power is dyn DD swing avg P CV V f ==(50fF)(1.2)(1.1)f avg assuming that V OL is 0.1V.For the CMOS inverter, the static power is almost zero: P stat =I sub V DD . It is far less thanthe pseudo-NMOS case. The dynamic power dyn DD swing avg P CV V f ==(50fF)(1.2)2f avg is slightly larger than the pseudo-NMOS case.V VINCMOS InverterV V INPseudo-NMOSP5.13. Model development to compute αsc .P5.14. The energy delivered by the voltage source is:()()200202DDDDV C sourceDD DD L L DDC L DDV CDDcap C LC L C C LdvE i t V dt V C dt C V dv C V dt dv V E i t v dt C v dt C v dv C dt∞∞∞∞========As can be seen, only half the energy is stored in the capacitor. The other half was dissipated as heat through the resistor.P5.15. The average dynamic power does not depend on temperature if the frequency stays thesame. However, the short-circuit current will increase as temperature increases. In addition, the subthreshold current increases as temperature increases. So the overall power dissipation will be higher. P5.16. The circuit is shown below. The delay should incorporate both Q and Qb settling in400ps. All NMOS and PMOS devices are the same size in both NAND gates.()()()()()()()()15331220.70.70.70.720.71001030100.1212.5100.10.72400101µmN P P PHL PLH UP LOAD DOWN LOAD LOAD eqp eqn P N LOAD eqp eqn LOAD eqp eqn PL Lt t t R C R C C R R W W C R L R L WC R L R L W t --??=+=+=+ ?+=++==≈P5.17. The small glitch in J propagates through the flop even though it is small. This is due tothe fact that the JK-flop of Figure 5.20 has the 1’s catching problem. P5.18. The small glitch in J does not propagate through the flop since the edge-triggeredconfiguration does not have a 1’s catching problem.P5.19. The positive-edge triggered FF is as follows:QQDS(a) With CK=D=0 and S=R=1, the outputs are(b) Now CK=0。

第五章习题1．题图5-1所示电路是用两片555组成的脉冲发生器，试画出Y 1和Y 2两处的输出波形，并标注要紧参数（参数只需估算）。

R 1C 133kR 233k 10题图5-12．题图5-2所示的555按时器组成的单稳态触发器及输入v I 的波形，求： （1）输出信号v O 的脉冲宽度T W ；（2）对应v I 画出v C 、v O 的波形，并标明波形幅度。

v I /V CC /3v Iv O题图5-23．由555按时器组成的多谐振荡器如图5-3所示，已知V DD =12V 、C =μF、R 1=15k Ω、R 2=22k Ω。

试求：（1）多谐振荡器的振荡周期；（2）画出的v C 和v O 波形。

v O /Vv C /V00tR Cv v OR题图5-34．由555按时器、3位二进制加计数器、理想运算放大器A 组成如题图5-4所示电路。

设计数器初始状态为000，且输出低电平V OL =0 V ，输出高电平V OH = V ，R d 为异步清零端，高电平有效。

（1）说明虚框（1）、（2）部份各组成什么功能电路？（2）虚框（3）组成几进制计器？ （3）对应CP 画出v O 波形，并标出电压值。

题图5-45．用集成芯片555组成的施密特触发器电路及输入波形i v 如题图5-5所示，要求： （1）求出该施密特触发器的阈值电压V T ＋、V T －；（2）画出输出v o 的波形。

v I /V tv O /Vv v O题图5-56．用集成按时器555组成的电路及可产生的波形如题图5-6（a ）、（b ）所示，试回答： （1）该电路的名称；（2）指出（b ）图中v C 波形是1～8引脚中，哪个引脚上的电压波形； （3）求出矩形波的宽度t W 。

v Iv O 0.3v v（a ） （b ）题图5-67．题图5-7为简易门铃电路，设电路中元器件参数适合，R >>R 1，S 为门铃按钮，当按钮按一下放开后，门铃可响一段时刻。

第5章习题参考答案Problem 5.1library ieee;use ieee.std_logic_1164.all;package my_data_type isconstant m: integer :=8;type vector_array is array (natural range<>) ofstd_logic_vector(m-1 downto 0);end my_data_type;library ieee;use ieee.std_logic_1164.all;use work.my_data_type.all;entity n_mux isgeneric (n: integer :=8);port( datain: in vector_array(0 to n-1) ;sel: in integer range 0 to n-1;dataout: out std_logic_vector( m-1 downto 0)); end;architecture bhv of n_mux isbegindataout<=datain(sel);end;Problem 5.2方法一：利用简单赋值语句设计library ieee;use ieee.std_logic_1164.all;entity priority_encoder isport(x:in std_logic_vector(7 downto 1);y:out std_logic_vector(2 downto 0));end;architecture bhv of priority_encoder isbeginy(2)<=x(7) or x(6) or x(5) or x(4);y(1)<=x(7) or x(6) or (( not x(5) and not x(4)) and (x(3) or x(2)));y(0)<=x(7) or (not x(6) and (x(5) or (not x(4) and (x(3) or (not x(2) and x(1))))));end;方法二：利用WHEN语句设计library ieee;use ieee.std_logic_1164.all;entity priority_encoder isport(x:in std_logic_vector(7 downto 1);y:out std_logic_vector(2 downto 0));end;architecture bhv of priority_encoder isbeginy<="111" when x(7)='1' else"110" when x(6)='1' else"101" when x(5)='1' else"100" when x(4)='1' else"011" when x(3)='1' else"010" when x(2)='1' else"001" when x(1)='1' else"000";end;Problem 5.4library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder8 isport(a,b:in std_logic_vector(7 downto 0);cin:in std_logic;sum:out std_logic_vector(7 downto 0);cout:out std_logic);end;architecture bhv of adder8 issignal a0,b0,cin0, s:std_logic_vector(8 downto 0); begina0<='0'&a; b0<='0'&b; cin0<="00000000"&cin; s<=a0+b0+cin0;sum<=s(7 downto 0);cout<=s(8);end;Problem5.5library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_signed.all;entity add_sub isport(a,b:in unsigned(7 downto 0);sel:in bit_vector(1 downto 0);sum:out std_logic_vector(8 downto 0)); end;architecture bhv of add_sub issignal temp1,temp2:unsigned (8 downto 0); signal temp3,temp4:signed(8 downto 0);--signal an,as,sn,ss:std_logic_vector(8 downto 0);signal a0,b0:signed (7 downto 0);signal cin0:std_logic_vector(7 downto 0);begina0<=conv_signed(a,8);b0<=conv_signed(b,8);temp1<=conv_unsigned((a+b),9);temp2<=conv_unsigned((a-b),9);temp3<=conv_signed((a0+b0),9);temp4<=conv_signed((a0-b0),9);sum<=conv_std_logic_vector(temp1,9)when sel="00" else conv_std_logic_vector(temp3,9)when sel="01" elseconv_std_logic_vector(temp2,9)when sel="10" elseconv_std_logic_vector(temp4,9);end;Problem 5.6library ieee;use ieee.std_logic_1164.all;entity gray_encoder isgeneric(n: integer:=4) ;port(input:in std_logic_vector(n-1 downto 0);output:out std_logic_vector(n-1 downto 0));end;architecture bhv of gray_encoder isbeginoutput(n-1)<=input(n-1);output(n-2 downto 0)<=input(n-2 downto 0) xor input(n-1 downto 1); end;Problem 5.7（将原题修改后的作业题，要求能够实现连续移位，当shift 信号为0时，保持不变，否则每次左移移位，最低位补0，直到全0为止。

第五章 数字电路基础一、填空题：1.（7-4易）______AB AB +=。

2.（7-4易）_____A AB +=。

3.（7-4中）______A AB +=。

4.（7-4难）___________AB AC BC ++=。

5.（7-2易）逻辑代数有 、 和逻辑非三种基本运算。

6.（7-4易）1____A ⊕=。

7.（7-4易）A ⊙1=__________。

8.（7-2易）如果输入与输出的关系是"有0出1，全1出0"，这是 逻辑运算。

"全0出0，有1出1"，这是 逻辑运算。

9.（7-2中）异或门的逻辑功能是 、 。

10.（7-1易） 晶体二极管具有____________特性，利用这一特性可作开关电路。

11.（7-1易）晶体二极管从导通到截止需要一段时间，称之为_______________。

12.（7-1易） 晶体三极管通过对其基极电位控制，可使其处于________状态或_______状态。

13.（7-1易） 晶体三极管的U BE _____ U th (填>,<,或=)时，其处于截止状态。

（U th 为三极管发射结导通电压）。

14.（7-1中） 在实验和实际中，可在三极管的基极电阻上并联一个______________来加速管子开启和关闭速度。

15.（7-3易） n 个变量有________个最小项。

16.（7-2易） 三态输出与非门的输出端有三种状态：______，______，______。

17.（7-3中） （127）10＝( )2=( )8=( )1618.（7-3中） （254.25）10＝（ ）2＝（ ）8＝ （ ）1619.（7-3难）（2.718）10＝（ ）2（小数点后保留4位）＝ （ ）8＝（ ）1620.（7-4难）AB A C BC ++=_______________。

21.（7-1易）逻辑变量的取值有种，即。

5.11画出图P5.11电路Q端的波形。

设初态为“0”。

图P5.14 图P5.15 5.15 画出图P5.15电路中Q端的波形。

解：Q 端波形如图P5.15所示。

5.16 试作出图P5.16电路中Q A 、Q B 的波形。

解：Q 端波形如图P5.16所示。

R D CP CP ⊕Q 2
Q 1Q 2
A R D
B Q A
Q B
图P5.16 图P5.17
5.17 试作出图P5.17电路中Q 1、Q 2 的波形。

解：Q 端波形如图P5.17所示。

5.18 试作出图P5.18电路中Q 1和Q 2的波形（设Q 1和Q 2的初态均为“0”），并说明Q 1和
Q 2对于CP 2各为多少分频。

解：Q 端波形如图P5.18所示。

Q 1和Q 2对于CP 2都是4分频，即
图P5.18 图P5.19
5.19 已知电路如图P5.19，试作出Q 端的波形。

设Q 的初态为“0”。

解：Q 端波形如图P5.19所示。

5.20 已知输入u I 、输出u O 波形分别如图P5.20所示，试用两个D 触发器将该输入波形u I
转换成输出波形u O 。

解：实现电路如图P5.20所示。

图P5.20
?)
?,(2
22
1==CP Q CP Q f f f f CP 2CP 1Q 1Q 2
CP A Q
u I
u O。