基于DDS技术的多路同步信号源的设计

＃ｉｎｃｌｕｃ［ｅ＂ｓｔｄｉｏ．ｈ『，
＃ｉｎｃｌｕｄｅ『，ｍａｔｈ．Ⅳ
＃ｄｅｆｉｎｅ Ｎ ２５６
／＊Ｎ ｉｓ ｔｈｅ ＤＥＰＴＨ ｏｆ ｔｈｅ ｔａｂｌｅ（数据
个数电就是一令周麓采撵煮数）＊／
＃ｄｅｆｉｎｅ Ｐ １０
／＊Ｐ ｉｓ ｔｈｅ Ｐｒｅｃｉｓｉｏｎ ｏｆ ｄａｔａ ｉｎ ｔｈｅ ｔａｂｌｅ
（数据精度也就是一个数据的位 数）＊／
图４ 同步多输出ＤＤＳ原理泳意图
由方框图可以看蹴，从同一个相位累加器输出的地 薤筐在进行查表之翦，根据需要有不隧懿穗位字遘稽搬 法运算，再根据新的地址进行查表，从丽形成波形之闻 需要的相位值。由予各个输出信号是在ＤＤＳ内对同一 个累加器输出的地址进行相位的加法，参数一致，相位 的霹调性非常好。频搴致自藏一频率字，各个信号存穰 固定懿同步同频特性，医此输出的蔼号源同步性能优 越，完全满足设计要求。 ２．３相位累加器的设计
ｂ．ｉｎ ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（３１ ｄｏｗｎｔｏ Ｏ）；
ｃｌｋＯ：ｉｎ ｓｔｄ—ｌｏｇｉｃ； ｓ：ＯＵｔ ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（３１ ｄｏｗｎｔｏ Ｏ））； ｅｎｄ ａｄｄｅｒ３２ｂ；
ａｒｃｈｉｔｅｃｔｕｒｅ ｂｅｖｙ ｏｆ ａｄｄｅｒ３２ｂ ｉｓ
ｂｅｇｉｎ· ｐｒｏｃｅｓｓ（ｃｔｋＯ）
ｆｐｒｉｎｔｆ（ｆｐ，”ＤＥＰＴＨ＝２５６｝＼◇）；
ｆｐｒｉｎｔｆ（ｆｐ，＂ＡＤＤＲＥＳＳ—ＲＡＤＩＸ＝ＤＥＣ，＼ｄ＇）ｌ
ｆｐｒｉｎｔｆ（ｆｐ，＂ＤＡＴＡ—ＲＡＤＩＸ＝ＤＥＣ；＼ｎ，，）； ｆｐｒｉｎｔｆ（ｆｐ￥１１ＣＯＮＴＥＮＴ ＢＥＧＩＮ＼ｎ＂）； ｂｉａｓ—ａｍｐ—ｐｏｗ（２，Ｐ一１）十Ｏ．５； ｆｏｒ（ｎ＝０；ｎ＜＝Ｎ—ｌｌｎ＋＋）
单片机及总线酉已置电路通过键盘实现人机接口。 通过４×４矩阵式键盘可以将频率选择、初始相位选择 等数据输入单冀橇弗经单冀规处理嚣送ＦＰＧＡ，实现 ＤＤＳ的调整。
ＦＰＧＡ是完成ＤＤＳ多信号产生的核心部件，宪成 ＤＤＳ多路同步信号的产生。
２基于ＤＤＳ技术懿多路曩步信号瓣凄的ＦＰＧＡ核心 设计
２．１ 一般ＤＤＳ的蕾作原理 ＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）是从楱位概念凄
收稿日期：２００８—０９一０３ ２０
万方数据
这样就从整体上实现了频率和福位的连续可调及嗣步。 ＡＤ９８５４是美网ＡＤ公司的ＤＤＳ系列产品，性能
良好，频率可调范圈宽。在这样的设计中，利用ＡＤ公 司的ＡＤ９８５４芯冀，尽管有频率可调范围竟，波形睾富， 实现调到、漏颓容易等特点，但是凑予是采用分立的专 用ＤＤＳ芯片，各芯片参数很难做到完全相同，参数的差 异会造成输出信号频率和相位不同。因此，尽管各 ＤＤＳ芯片采用同一频率字，各个输如信号频率也难以 完全提霹。弱襻，条子参数熬不一致，波形之闯静攘位 也雉以准确调整剃位，更重要的是各个信号频率蓑异的 累积效应可能会导致同步失败。另外，专用ＤＤＳ芯片 价格昂贵，设计成本也较高。
在ＱｕａｒｔｕｓⅡ中，输入控制信号：Ｆｃ＝ｉ００ ＭＨｚ， ＾州＝５０，户Ｗ。一一３５，进行仿真，其仿真结果如图７所 豕。．在Ｑｕａｒｔｕｓ中生成的仿真数据经过验证完全正确， 褥蓟了同簇襁珂谪攘的三个难弦波的瞩值数攥序列，完
霉６撩臻芎调多输出Ｄ潞秘结热桓图
霹７秘饺可调多耩出ＤＩ）ｓ的仿真结果
４结语
零设诗运用ＶＨｐＬ硬件编稷谣言穰ＤＤＳ技术，结 合ＦＰＧＡ高速器件，实现了多路信号的同步输逡，很好 地解决了要求信号之间同频率可调，相位连续可调的问 题，且具有易于程控、相位连续、输出频率稳定度高、分 辨搴高等优点，并爨采用一个ＦＰＧＡ块就解决了传统 上｛｜肇要三个ＤＤＳ考麓解决的｜霹题，也大大降低了设诗 成本。
万方数据
一骰ＤＤＳ的原理示意图如图３所瓜。
相位输入，ｌ
图３一般ＤＤＳ原理示意鼹
２。２ 麓步多路徐虫ＤＤＳ砖王锋豫理 阍步多路输出ＤＤＳ工作原理示意图如图４所示。
型坐幽怔巫卜叵咽 ———叫望竺！竺兰Ｈ竺竺竺兰竺ｈ—————————叫生兰垒兰兰Ｈ！！竺苎ｌ 望竺竺垒兰兰：｜ｌ————Ｊ 籀位辘八字Ｃ｜』石磊磊；：ｉ，『互三ｉ磊习矗聂：磊爱
字调相快速准确。利用Ｑｕａｒｔｕｓｎ进行综合和仿真验证了该设计的戚确性，该设计具有调相方便、速度快、成本低等优点。
关毽词：ＤＤＳ；多路同步；ＶＨＤＬ；ＦＰＧＡ
审垂分类鸯：善Ｎ９ｌｉ
交簸拣谖璃：Ｂ
文章貔弩：１００４—３７３Ｘ（２００９）０５—０２０—０３
Ｄｅｓｉｇｎ ｏｆ Ｓｙｎｃｈｒｏｎｉｚｅｄ ａｎｄ Ｃｏｎｔｉｎｕｏｕｓｌｙ Ｔｕｎａｂｌｅ Ｍｕｌｔｉ·。ｒｏｕｔｉｎｇ Ｓｉｇｎａｌ Ｓｏｕｒｃｅ Ｂａｓｅｄ ｏｎ ＤＤＳ Ｔｅｃｈｎｏｌｏｇｙ
专用ＤＤＳ芯片．ＡＤ９８５４完成的功戆，实现三路波形静
数字输出，在数字信号输出后进行Ｄ／Ａ转换，实现三路
信号的模拟输出。三个ＤＤＳ信道频率取自同一个累加
器输出的地址值，进行查表，同时相位的加法实现也是
针对同一个累加器输蹬的地址，消除了分立专用ＤＤＳ
芯片计算鳇误差。融予在一块芯片中实现，所以各
ＤＤＳ信道的参数一致性好，分立专用ＤＤＳ芯片的外部
｛ｙ＝ｂｉａｓ＋ａｍｐ＋ｓｉｎ（ｎ＊３．１４１５９３６５３５／（Ｎ／２）＞Ｉ
ｉｆ（ｆｍｏｄ（ｎ，１０）＝一Ｏ） ｛ｆｐｒｉｎｔｆ（ｆｐ，”＼．ｎ『，）；｝
ｆｐｒｉｎｔｆ（ｆｐ，”％４ｄ：％４．Ｏｆ；＼一，ｎ，”；
）
ｆｐｒｉｎｔｆ（ｆｐ，”ＥＮＤ）”）ｌ
ｆｅｌｏｓｅ（ｆｐ）ｌ ｝３仿 Nhomakorabea与调试本设汁在Ｑｕａｒｔｕｓ疆中进褥分析秘综合纛，碍割该 糯位可调多输獭ＤＤＳ的结擒如豳６所示。
ｖｏｉｄ ｍａｉｎ（）
｛ＦＩＬＥ＊ｆＰ）
ｄｏｕｂｌｅ Ｙ，ｂｉａｓ，ａｍｐ）
ｉｎｔ ｎｌ
ｉｆ（（ｆｐ＝ｆｏｐｅｎ（”ｓｉｎｄａｔａ．，，”、矿））一＝ＮＵＬＬ） ｛ｐｒｉｎｔｆ（”ｃａｎｎｏｔ ｏｐｅｎ ｔｈｉｓ ｆｉｌｅ＼ｎ，，）‘ ｅｘｉｔ（Ｏ）｝ ） ｆｐｒｉｎｔｆ（ｆｐ，”ＷＩＤＴＨ＝ｌＯ；＼∥）ｌ
Ｋｅｙｗｏｒｄｓ：ＤＤＳ；ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｏｆ ｍｕｌｔｉ—ｒｏｕｔｉｎｇ ｓｉｇｎａｌｓ；ＶＨＤＬ；ＦＰＧＡ
０弓Ｉ 言 实现信号源的多路同步输出，在雷达、通信等多领
域有着重要的应用。为了实现此功能，大多数设计是利 蔫多个专罴ＤＤＳ芯片外匿誊鲂单冀税帮助，蜜瑷多信 号同步输出，如图１所示。
■圉匿蛋蜀国
塾壑嚣篓ｉ圣王望垒§照签墅曼整圄变照量遭笪退进
基于ＤＤＳ技术的多路同步信号源的设计
孙永亮，张忠友
（空军工程犬擘理学院陕聪蹰安７１００５１）
攘要：多路躜步数字谲襁髂号潦一觳采焉草片机和多片专用ＤＤＳ芯片配合实现。该技术两步实瑰麓杂，成本高。绦
出了一种基于ＦＰＧＡ的多路同步信号源的设计方法，通过ＶＨＤＬ语富硬件编程实现了基于单片ＦＰＧＡ的多路同步信号，数
发蛊接合成新震鹣波形的一种频率合成技术。一个 ＤＤＳ信号发生器是Ｅｌｊ：相位累加器、波形数ＲｏＭ表、 Ｄ／Ａ转换器以及模拟低通滤波器ＬＰＦ组成，原理框图 如图３所示。ＤＤＳ技术的核心是相位累加器，相位累加 器在稳定时锋整号的控裁下产生读驭数据憋笼整鏊，随 后通过查表变换，地址值被转化为信号波形的数字螭度 序列，再由数／模变换器（Ｄ／Ａ）将代表波形幅度的数字 序列转化为模拟电聪，最后经由低通滤波器将Ｄ／Ａ输 出的除梯获波形平潴为缪｝嚣的连续波形。摆位累魏器 在时钟只的控镧下以步长Ｆ作累加，输出豹值与榴位 控制字Ｐ相加后形成查表的地址值，对波形ＲＯＭ进行 寻址。波形ＲＯＭ的输出值即是幅度值，经过Ｄ／Ａ变 换后形成阶梯状的波形，最后通过低通滤波乎滑成所霈 的波影。合成蔷号酌波形取决子ＲＯＭ表中懿幅度序 列，通过修改数据可以产生任意波形，如果要产生多种 波形，只需把所需的多种波形数据存放到波形ＲＯＭ 表中。
基予泼上愿因，这里绘出一种蒸予单片ＦＰＧＡ的 多路丽步信号源的设计方案，这种方案具有实现简单、 同步性好等优点，且成本较低。
１基于ＦＰＧＡ技术的多路同步债号源的设计模型
基于ＦＰＧＡ技术的多路同疹信号源的整体穰鬻如 图２所示。
在本框图中，以三路输出为例，在一个ＦＰＧＡ芯片
中，实现了三路基于ＤＤＳ的信号通道，完成传统上三个
全满足设计要求。
相位量化序列
地
Ⅳ位
，
址
波形ＲＯＭ
正弦幅度量化序列 敦
，
据
Ｍ位
飘５耱位一幅磋转援原理嚣
ＲＯＭ可利用Ｑｕａｒｔｕｓ的捕件管理程序Ｍｅｇａｗｉｚ－ ａｒｄ ｐｌｕｇ—ｉ０ ｍａｎａｇｅｒ容易获得，这里给出正弦波形数 据生成的Ｃ程序，来生成ＲＯＭ存储的数据。要想生成 其毽波形的数摄，只需要筒单修改其中的波形表达式 即可。
翱位累加器是ＤＤＳ设计的核心部佟。本设计狸镶 累加器蠢３２位魏法器努３２位寄存器级联｛每成。累瓣 器将加法器在上一个时钟作用后所产生的相位数据反 馈到加法器的输入端；使加法器在下一个时钟作用下继 续与频率控制字（Ｋ）进行相加，实现相位累加，当相位 累加器豢加结果等予栽太手２３２时就会产生一次溢出， 回到初始状态，完成一个周期性的波形输出。本设计蘩 加器用ＶＨＤＬ语言［ｑｕａｒｔｕｓ６．ｏ］设计实现如下：
连线带来的延时误薏也被降到最低。因此，通过以上措
莲 Ｌ４—而 施，可以大大改善信号的一致性，可实现精准的相位连
续调第。
基于ＤＤＳ的信道ＡＨ Ｄ／Ａ转挠
摹于ＤＤＳ的倍道８
１基］
孟高词Ａ— 基十ＤＤＳ的信谴ｃ Ｉ｝＝＝＝＝＝ ，ｒ卜＿Ｄ／Ａ轼按 ｌ耀萃个搿咚蛮理ｌ
图２基于ＦＰＧＡ技术的多路同步信号源框图
ｂｅｇｉｎ ｉｆ ｃｌｋＯ＇ｅｖｅｎｔ ａｎｄ ｃｌｋＯ一’ｌ’ｔｈｅｎ
ｓ＜＝ａ＋ｂ； ｅｌｓｅ ｎｕｌｌ： ｅｎｄ嚣；
ｅｎｄ ｐｒｏｃｅｓｓ ｅｎｄ ｂｅｈａｖ；
２．４波形存储器的设计 用楣位累加器输出的数据作为波形存储器的取样