FPGA的时钟频率同步原理研究与设计实现

FPGA分频与倍频的简单总结（涉及⾃⼰设计，调⽤时钟IP核，调⽤MMCM原语模块）原理介绍1、分频FPGA设计中时钟分频是重要的基础知识，对于分频通常是利⽤计数器来实现想要的时钟频率，由此可知分频后的频率周期更⼤。

⼀般⽽⾔实现偶数系数的分频在程序设计上较为容易，⽽奇数分频则相对复杂⼀些，⼩数分频则更难⼀些。

1）偶分频系数=时钟输⼊频率/时钟输出频率=50MHz/5MHz=10，则计数器在输⼊时钟的上升沿或者下降沿从0~（10-1）计数，⽽输出时钟在计数到4和9时翻转。

2）奇分频系数=50MHz/10MHz=5，则两个计数器分别在输⼊时钟的上升沿和下降沿从0~ （5-1）计数，⽽相应的上升沿和下降沿触发的输出时钟在计数到1和4时翻转，最后将两个输出时钟进⾏或运算从⽽得到占空⽐为50%的5分频输出时钟。

下图所⽰为50MHz输⼊时钟进⾏10分频和5分频的仿真波形2、倍频两种思路：PLL（锁相环）或者利⽤门延时来搭建注意：此仿真是利⽤FPGA内部电路延迟来实现的倍频需要在后仿真下才能看到波形，在⾏为仿真下⽆法得到输出波形。

⼀、时钟IP的分频倍频相关参数说明输⼊时钟：clk_in1(125MHz)输出时钟：clk_out1(50MHz)，clk_out2(74.25MHz)则VCO Freq=1262.5MHz=clk_in1*CLKFBOUT_MULT_F/DIVCLK_DIVIDE=125*50.5/5clk_out1(50MHz)=VCO_Freq/Divide=1265.5/25.250clk_out2(74.25MHz)=VCO_Freq/Divide=1265.5/17⼆、MMCME4_ADVMMCME4是⼀种混合信号块，⽤于⽀持频率合成、时钟⽹络设计和减少抖动。

基于相同的VCO频率，时钟输出可以有单独的分频、相移和占空⽐。

此外，MMCME4还⽀持动态移相和分数除法（1）Verilog 初始化模板MMCME4_ADV #(.BANDWIDTH("OPTIMIZED"), // Jitter programming.CLKFBOUT_MULT_F(5.0), // Multiply value for all CLKOUT.CLKFBOUT_PHASE(0.0), // Phase offset in degrees of CLKFB.CLKFBOUT_USE_FINE_PS("FALSE"), // Fine phase shift enable (TRUE/FALSE).CLKIN1_PERIOD(0.0), // Input clock period in ns to ps resolution (i.e. 33.333 is 30 MHz)..CLKIN2_PERIOD(0.0), // Input clock period in ns to ps resolution (i.e. 33.333 is 30 MHz)..CLKOUT0_DIVIDE_F(1.0), // Divide amount for CLKOUT0.CLKOUT0_DUTY_CYCLE(0.5), // Duty cycle for CLKOUT0.CLKOUT0_PHASE(0.0), // Phase offset for CLKOUT0.CLKOUT0_USE_FINE_PS("FALSE"), // Fine phase shift enable (TRUE/FALSE).CLKOUT1_DIVIDE(1), // Divide amount for CLKOUT (1-128).CLKOUT1_DUTY_CYCLE(0.5), // Duty cycle for CLKOUT outputs (0.001-0.999)..CLKOUT1_PHASE(0.0), // Phase offset for CLKOUT outputs (-360.000-360.000)..CLKOUT1_USE_FINE_PS("FALSE"), // Fine phase shift enable (TRUE/FALSE).CLKOUT2_DIVIDE(1), // Divide amount for CLKOUT (1-128).CLKOUT2_DUTY_CYCLE(0.5), // Duty cycle for CLKOUT outputs (0.001-0.999)..CLKOUT2_PHASE(0.0), // Phase offset for CLKOUT outputs (-360.000-360.000)..CLKOUT2_USE_FINE_PS("FALSE"), // Fine phase shift enable (TRUE/FALSE).CLKOUT3_DIVIDE(1), // Divide amount for CLKOUT (1-128).CLKOUT3_DUTY_CYCLE(0.5), // Duty cycle for CLKOUT outputs (0.001-0.999)..CLKOUT3_PHASE(0.0), // Phase offset for CLKOUT outputs (-360.000-360.000)..CLKOUT3_USE_FINE_PS("FALSE"), // Fine phase shift enable (TRUE/FALSE).CLKOUT4_CASCADE("FALSE"), // Divide amount for CLKOUT (1-128).CLKOUT4_DIVIDE(1), // Divide amount for CLKOUT (1-128).CLKOUT4_DUTY_CYCLE(0.5), // Duty cycle for CLKOUT outputs (0.001-0.999)..CLKOUT4_PHASE(0.0), // Phase offset for CLKOUT outputs (-360.000-360.000)..CLKOUT4_USE_FINE_PS("FALSE"), // Fine phase shift enable (TRUE/FALSE).CLKOUT5_DIVIDE(1), // Divide amount for CLKOUT (1-128).CLKOUT5_DUTY_CYCLE(0.5), // Duty cycle for CLKOUT outputs (0.001-0.999)..CLKOUT5_PHASE(0.0), // Phase offset for CLKOUT outputs (-360.000-360.000)..CLKOUT5_USE_FINE_PS("FALSE"), // Fine phase shift enable (TRUE/FALSE).CLKOUT6_DIVIDE(1), // Divide amount for CLKOUT (1-128).CLKOUT6_DUTY_CYCLE(0.5), // Duty cycle for CLKOUT outputs (0.001-0.999)..CLKOUT6_PHASE(0.0), // Phase offset for CLKOUT outputs (-360.000-360.000)..CLKOUT6_USE_FINE_PS("FALSE"), // Fine phase shift enable (TRUE/FALSE).COMPENSATION("AUTO"), // Clock input compensation.DIVCLK_DIVIDE(1), // Master division value.IS_CLKFBIN_INVERTED(1'b0), // Optional inversion for CLKFBIN.IS_CLKIN1_INVERTED(1'b0), // Optional inversion for CLKIN1.IS_CLKIN2_INVERTED(1'b0), // Optional inversion for CLKIN2.IS_CLKINSEL_INVERTED(1'b0), // Optional inversion for CLKINSEL.IS_PSEN_INVERTED(1'b0), // Optional inversion for PSEN.IS_PSINCDEC_INVERTED(1'b0), // Optional inversion for PSINCDEC.IS_PWRDWN_INVERTED(1'b0), // Optional inversion for PWRDWN.IS_RST_INVERTED(1'b0), // Optional inversion for RST.REF_JITTER1(0.0), // Reference input jitter in UI (0.000-0.999)..REF_JITTER2(0.0), // Reference input jitter in UI (0.000-0.999)..SS_EN("FALSE"), // Enables spread spectrum.SS_MODE("CENTER_HIGH"), // Spread spectrum frequency deviation and the spread type .SS_MOD_PERIOD(10000), // Spread spectrum modulation period (ns).STARTUP_WAIT("FALSE") // Delays DONE until MMCM is locked)MMCME4_ADV_inst (.CDDCDONE(CDDCDONE), // 1-bit output: Clock dynamic divide done.CLKFBOUT(CLKFBOUT), // 1-bit output: Feedback clock.CLKFBOUTB(CLKFBOUTB), // 1-bit output: Inverted CLKFBOUT.CLKFBSTOPPED(CLKFBSTOPPED), // 1-bit output: Feedback clock stopped.CLKINSTOPPED(CLKINSTOPPED), // 1-bit output: Input clock stopped.CLKOUT0(CLKOUT0), // 1-bit output: CLKOUT0.CLKOUT0B(CLKOUT0B), // 1-bit output: Inverted CLKOUT0.CLKOUT1(CLKOUT1), // 1-bit output: CLKOUT1.CLKOUT1B(CLKOUT1B), // 1-bit output: Inverted CLKOUT1.CLKOUT2(CLKOUT2), // 1-bit output: CLKOUT2.CLKOUT2B(CLKOUT2B), // 1-bit output: Inverted CLKOUT2.CLKOUT3(CLKOUT3), // 1-bit output: CLKOUT3.CLKOUT3B(CLKOUT3B), // 1-bit output: Inverted CLKOUT3.CLKOUT4(CLKOUT4), // 1-bit output: CLKOUT4.CLKOUT5(CLKOUT5), // 1-bit output: CLKOUT5.CLKOUT6(CLKOUT6), // 1-bit output: CLKOUT6.DO(DO), // 16-bit output: DRP data output.DRDY(DRDY), // 1-bit output: DRP ready.LOCKED(LOCKED), // 1-bit output: LOCK.PSDONE(PSDONE), // 1-bit output: Phase shift done.CDDCREQ(CDDCREQ), // 1-bit input: Request to dynamic divide clock.CLKFBIN(CLKFBIN), // 1-bit input: Feedback clock.CLKIN1(CLKIN1), // 1-bit input: Primary clock.CLKIN2(CLKIN2), // 1-bit input: Secondary clock.CLKINSEL(CLKINSEL), // 1-bit input: Clock select, High=CLKIN1 Low=CLKIN2.DADDR(DADDR), // 7-bit input: DRP address.DCLK(DCLK), // 1-bit input: DRP clock.DEN(DEN), // 1-bit input: DRP enable.DI(DI), // 16-bit input: DRP data input.DWE(DWE), // 1-bit input: DRP write enable.PSCLK(PSCLK), // 1-bit input: Phase shift clock.PSEN(PSEN), // 1-bit input: Phase shift enable.PSINCDEC(PSINCDEC), // 1-bit input: Phase shift increment/decrement.PWRDWN(PWRDWN), // 1-bit input: Power-down.RST(RST) // 1-bit input: Reset);（2）本实验仿真所⽤参数配置说明及部分端⼝调⽤1、参数配置说明本实验通过输⼊时钟CLKIN1(150MHz)，实现输出反馈时钟CLKFBOUT(150MHz)、输出时钟CLKOUT0(74.25MHz)、输出时钟CLKOUT1(74.25MHz)、输出时钟CLKOUT2(59.4MHz)、输出时钟CLKOUT3(49.5MHz)。

Ｇ Ａ的编程可以实现不 同频率输 出。图 ２ 所示 为它 的部分逻辑单元 。 它 的输 出时钟频 率 ｆ ｒ 小 主要决 定 于 外 ｏ 大 ｕ 部输入的参考时钟 ｆ Ｆ Ｒ 的频率 以及 内部的 Ｐ Ｌ Ｅ Ｌ
（ｈ ａｅＬ ｃｅ ｏ ｐ 分频 因 子 Ｐ、 和 Ｎ． Ｐ ｒｓ－ ｏｋ ｄＬ ｏ ） Ｍ 用 公式表达如下 ：
响 ＡＤ 的动态 性 能 ， 了将 这 种 影 响最 小 化 ， Ｃ 为
输 出我们所需 要频率的时钟信号． 由时钟 芯片 输出的是一对差分 的 Ｌ Ｐ Ｃ Ｖ Ｅ Ｌ电平信号 ， 所用
的扇出芯片 Ｎ ６ １ Ｓ是一个可 以将一对差分 ＢＮ ４
的 Ｌ Ｐ Ｃ 电 平 信 号 转 化 为 四对 差 分 的 ｖＥＬ Ｌ Ｄ Ｖ Ｓ电平信号输 出的转换器。图 ｌ 所示 为设
第 ２ ８卷
２０ 年 ０８
第 ４期
７ 月
核 电子学 与探 测 技 术
Ｎｕ ｌａ ｌｃｒ ｎｃ ｃｅｒＥ ｅ ｔｏ ｉ ｓ＆ Ｄ ｔｃｉｎ Ｔｅｈ ｏｏ ｙ ｅｅｔ ｃ ｎ ｌｇ ｏ
Ｖｏ ８ Ｎ０ ４ ｋ２ ．
Ｊ１ ２０ ｕ． ０ ８
基 于 Ｆ ＧＡ 的 高 频 时 钟 电路 设 计 Ｐ
理意义 的参数—— 中微子 混合角 ｅ 。实验利 。
用 电子反中微子在大型液体闪烁体探测器中的 反Ｂ 衰变反应来测量反应堆 中微子 。比较远近 探 测 器 测得 的 中微 子 Leabharlann 量 和 能 谱 ， 可 以知 道 就
编程实现对时钟芯片 ＭＰ ９４ ２的控制 ， Ｃ ２３ 并根
据需要输出高达 １ Ｇ赫兹 的高频 时钟． 设计 中 的难点 主要 是 在 时钟 信 号 高达 １ ＧＨｚ 印制版 时

高速NRZ码同步时钟提取设计及FPGA实现徐泽琨，黄明，汪弈舟，李国诚，黄炎（北方工业大学，北京 100041）摘 要：为精准提取高速NRZ码元的时钟，设计了过零检测微分型数字锁相环，采用增加/扣除脉冲法进行动态相位调整，用以实现对高速NRZ码元接收序列进行位时钟同步；分析了最大锁定范围和最大锁定频率与本地时钟频率的关系；使用Verilog HDL语言进行代码编写，基于FPGA进行了验证。

应用误码仪实测表明：在发送波特率为1 Mbps的PN17伪随机序列时，时钟同步后误码率小于10-7；最高时钟恢复速率可达50 Mbps。

实际应用中具有很好的适用性和抗干扰性。

关键词： 增加/扣除脉冲法；位时钟同步；时钟恢复；FPGA；高速NRZ码中图分类号：TP311文献标识码：A文章编号：2095-8412 (2019)05-028-06工业技术创新 URL: http: // DOI: 10.14103/j.issn.2095-8412.2019.05.005引言在现代通信系统中，位时钟同步技术即在通信码元中提取时钟信息，是精准判断通信数据的基础。

例如在光通信发送端和接收端之间，时钟不会单独传送，只能从信号中提取（恢复），如果时钟有偏差，就会直接导致误码率的增大。

在接收端进行位同步处理，对时钟纠偏，恢复同步时钟；据此作为最佳采样脉冲，对接收信号进行提取操作，能够准确地恢复原始发送数据。

同步性能的好坏直接影响通信系统的性能。

出现同步误差或失去同步，就会导致通信系统性能下降或通信中断[1]。

本文基于增加/扣除脉冲法，应用过零检测微分型数字锁相环，对高速N R Z（N o n R e t u r n Zero）码进行时钟同步提取，通过了FPGA仿真测试和系统信号实测。

此算法的优势在于它可在500 MHz主频下实现高达50 Mbps数据速率的时钟同步。

算法结构简单、易于实现，非常节省FPGA内部设计资源。

1 基本原理1.1 NRZ编码原理N R Z编码也称为不归零编码，是最常用于传输高速同步数据的一种编码。

有一个有趣的现象，众多数字设计特别是与FPGA设计相关的教科书都特别强调整个设计最好采用唯一的时钟域。

换句话说，只有一个独立的网络可以驱动一个设计中所有触发器的时钟端口。

虽然这样可以简化时序分析以及减少很多与多时钟域有关的问题，但是由于FPGA外各种系统限制，只使用一个时钟常常又不现实。

FPGA时常需要在两个不同时钟频率系统之间交换数据，在系统之间通过多I/O接口接收和发送数据，处理异步信号，以及为带门控时钟的低功耗ASIC进行原型验证。

本章讨论一下在FPGA设计中多时钟域和异步信号处理有关的问题和解决方案，并提供实践指导。

这里以及后面章节提到的时钟域，是指一组逻辑，这组逻辑中的所有同步单元（触发器、同步RAM块以及流水乘法器等）都使用同一个网络作为时钟。

假如设计中所有的触发器都使用一个全局网络，比如FPGA的主时钟输入，那么我们说这个设计只有一个时钟域。

假如设计有两个输入时钟，如图1所示，一个时钟给接口1使用，另一给接口2使用，那么我们说这个设计中有两个时钟域。

图1：双时钟域设计平时我们在设计中遇到的门控时钟、衍生时钟以及事件驱动的触发器都可归为时钟域类别。

如图2所示，通过一个简单门控时钟创建了一个新的时钟域。

我们知道，这类时钟控制在FPGA设计中并不被推崇（可以使用时钟使能替代时钟门控），然而它却非常有利于我们理解时钟域这一概念。

本章我们将着重详细讨论以下主题：•两个不同时钟域之间传输信号。

•亚稳态的产生以及对设计的可靠性的影响•通过相位控制避免亚稳态•在时钟域之间传输单个信号，将信号打两拍•使用FIFO在时钟域之间传输多位数据•使用分区同步器模块提高设计的组织架构•处理ASIC验证原型里的门控时钟•建立一个单时钟模块•自动门控移除图2：通过门控时钟创建的时钟域一、跨时钟域设计中包含多时钟域，首先要解决的是在不同时钟域之间传输信号的问题。

信号跨时钟域传输将会是一个大问题，原因如下：1、信号跨时钟域传输产生的故障总是不太容易复现。

数字钟的设计一、 设计要求设计一个数字钟，要求用数码管分别显示时、分、秒的计数，同时可以进行时间设置，并且要求在整点的时候能够实现报时功能。

二、 设计原理计数器在正常工作下是对1Hz的频率计数，在调整时间状态下是对调整的时间模块进行计数；控制按键来选择是正常计数还是调整时间，并决定是调整时还是分；时间显示的LED数码管采用动态扫描实现；在整点到达时，还具有整点报时功能。

三、 电路符号数字钟电路符号如下图所示。

CLK2为分频之前的信号，CLR为清零端，CCK 为校时允许端。

MC为分信号调整端，HC为时信号调整端。

HH[3..0]为时高位，HL[3..0]为时低位，MH[3..0]为分高位，ML[3..0]为分低位，SH[3..0]为秒高位，SL[3..0]为秒低位。

DOUT[6..0]是数码管驱动，SEG[5..0]是位选择信号，RING是整点报时信号。

四、 设计方法本设计的电子时钟包括：分频模块、计时模块、校时模块、动态扫描译码显示模块和整点报时模块。

下面通过各个模块的设计来了解电子时钟的构成：一、 分频模块程序附录：module clk2clk1s(clk,clk1s); input clk;output clk1s;reg clk1s;reg [3:0] cnt;always@(posedge clk)if(cnt==4'b1111)beginclk1s<=~clk1s;cnt<=0;endelsecnt<=cnt+1; endmodule波形仿真：二、 计时模块六十进制计数器六十进制计数器程序附录：六十进制计数器模块：module m60(clk,clr,qh,ql,cao);input clk,clr;output cao;output[3:0] qh,ql;reg [3:0] qh,ql;reg cao;always @(posedge clk or negedge clr) beginif(clr==0)beginqh<=4'h0;ql<=4'h0;cao<=0;endelse if(ql==9)beginql<=0;if(qh==5)beginqh<=0;cao<=1;endelse qh=qh+1;endelsebeginql<=ql+1;cao<=0;endendendmodule二十四进制计数器模块：module m24(clk,clr,qh,ql);input clk,clr;output[3:0] qh,ql;reg [3:0] qh,ql;always @(posedge clk or negedge clr) beginif(clr==0)beginqh<=4'h0;ql<=4'h0;endelse if(qh==2)beginql<=ql+1;if(ql==3)beginqh<=0;ql<=0;endendelse if(ql==9)beginqh<=qh+1;ql<=0;endelseql<=ql+1; end endmodule波形仿真：清零清零正常计时三、 校时模块四、 动态译码显示模块CCK 为0不支持校时，有进位信号时产生分（时）脉冲程序附录：1、位扫描信号（HH,HL,MH,ML,SH,SL逐位扫描，并输出）module sel(clk,hh,hl,mh,ml,sh,sl,out);input clk;input [3:0] hh,hl,mh,ml,sh,sl;output [3:0] out;reg [3:0] out;reg [3:0] ss=0;always @(posedge clk)beginif(ss<4'b0101)ss<=ss+1;elsess<=0;endalways @(posedge clk)begincase(ss)4'd0:out<=sl;4'd1:out<=sh;4'd2:out<=ml;4'd3:out<=mh;4'd4:out<=hl;4'd5:out<=hh;endendmodule仿真图：2、段扫描信号（选择数码管点亮哪一位）module seg(clk,seg);input clk;output [5:0] seg;reg [5:0] seg;reg [3:0] ss=0;always @(posedge clk)beginif(ss<4'b0101)ss<=ss+1;elsess<=0;endalways @(posedge clk)begincase(ss)4'd0:seg<=6'b111110;4'd1:seg<=6'b111101;4'd2:seg<=6'b111011;4'd3:seg<=6'b110111;4'd4:seg<=6'b101111;4'd5:seg<=6'b011111;default:seg<=6'b111111;endcaseend3、4—7译码module decode4_7(decodeout,indec); output[6:0] decodeout;input[3:0] indec;reg[6:0] decodeout;always @(indec)begincase(indec)4'd0:decodeout=7'b1111110;4'd1:decodeout=7'b0110000;4'd2:decodeout=7'b1101101;4'd3:decodeout=7'b1111001;4'd4:decodeout=7'b0110011;4'd5:decodeout=7'b1011011;4'd6:decodeout=7'b1011111;4'd7:decodeout=7'b1110000;4'd8:decodeout=7'b1111111;4'd9:decodeout=7'b1111011;default: decodeout=7'b0000000;endcaseendendmodule五、 整点报时模块六、 数字钟仿真图数字钟的设计注：动态扫描的时钟频率尽量要快。

第一章课题研究概述1.1课题研究的目的和意义在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。

测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。

目前常用的测频方案有三种：方案一：完全按定义式Ｆ＝ＮＴ进行测量。

被测信号Ｆx经放大整形形成时标ГX，晶振经分频形成时基TR。

用时基TR开闸门，累计时标ГX 的个数，则有公式可得Ｆx=1ГX=NTR。

此方案为传统的测频方案，其测量精度将随被测信号频率的下降而降低。

方案二：对被信号的周期进行测量，再利用Ｆ＝１Ｔ（频率＝１周期）可得频率。

测周期时，晶振ＦR经分频形成时标ГX，被测信号经放在整形形成时基TＸ控制闸门。

闸门输出的计数脉冲Ｎ＝ГXTR，则TX=NГX。

但当被测信号的周期较短时，会使精度大大下降。

方案三：等精度测频，按定义式Ｆ＝ＮＴ进行测量，但闸门时间随被测信号的频率变化而变化。

如图１所示，被测信号Ｆx经放大整形形成时标ГX，将时标ГX经编程处理后形成时基TR。

用时基TR开闸门，累计时标ГX的个数，则有公式可得Ｆx=1ГX=NTR。

此方案闸门时间随被测信号的频率变化而变化，其测量精度将不会随着被测信号频率的下降而降。

本次实验设计中采用的是第三种测频方案。

等精度频率计是数字电路中的一个典型应用，其总体设计方案有两种：方案一：采用数字逻辑电路制作，用IC拼凑焊接实现。

其特点是直接用现成的IC组合而成，简单方便，但由于使用的器件较多，连线复杂，体积大，功耗大，焊点和线路较多将使成品稳定度与精确度大打折扣，而且会产生比较大的延时，造成测量误差、可靠性差。

方案二：采用可编程逻辑器件（CPLD）制作。

随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。

一种基于FPGA的新型位同步时钟提取方案及实现2 位同步时钟提取方案的原理本文设计的方案可以从异步串行码流中提取位同步时钟信号，设计思想的基本出发点是在外部码流（code_in）的上升沿和本地时钟(clk)上跳沿相比较无非两种情况，如图1和图2所示：图1 码流滞后于本地时钟△T示意图图2码流超前于本地时钟△T示意图从码流上跳沿的角度来看,若将码流code_in与本地时钟clk进行逻辑相与，若相与结果为“1”则说明码流滞后于本地时钟，若为“0”则说明码流超前于本地时钟。

用VHDL语言描述为：if (code_in’event and code_in=’1’) thenif (code_in and clk)=’1’ thenq<=’1’elseq<=’0’end ifend if程序中输出信号q可作为控制电路的输入信号。

本设计方案的系统框图如图3所示：框图中，鉴相器作用是鉴别出码流和本地时钟的相位超前滞后关系，控制计数器采用双向计数器,鉴相器输出q作为控制计数器的计数方向输入，q为1则向上计数，q为0则向下计数。

控制计数器的计数输出用来控制相位调整选择模块的选择端。

相位调整选择模块由相位调整和相位选择功能。

图3 系统功能框图3 设计实现依据图3系统功能框图，利用Altera 公司的Quartus II 设计软件，采用自顶向下的模块化设计方法，用VHDL 语言和电路原理图混合输入设计对位同步时钟提取电路的各个部件分别进行设计。

本设计方案的鉴相器原理相对简单，不需要用VHDL语言设计，仅用两个与门和一个D触发器就可以实现，如图4 所示。

图中的的第二个与门(inst23)是为了实现D触发器的时钟输入端与数据输入端同步。

控制计数器设计使用QuartusII的MegaWizard Plug_InManager工具来实现一个简单的双向数器，计数方向由鉴相器输出q控制，q为1则计数器向上计数，q为0则计数器向下计数，计数系数由Count Modulus设定，设定的数值要求等于分频器的分频系数N。

课程设计 (论文说明书题目:基于 FPGA 的数字电子时钟设计院 (系 :信息与通信学院专学生姓名:学号:0900240115指导教师:职2012 年 12 月 25 日一、所用设备与器材1.1仪器设备使用仪器设备有 FPGA DE2-70开发板、 PC 机、信号发生器。

图 1 FPGA DE2-70开发板图二.系统方案2.1 设计思想利用数字电子技术、 EDA 设计方法、 FPGA 等技术,设计、仿真并实现一个基于 FPGA 的数字电子时钟基本功能, 其基本组成框图如图 1所示,振荡器采用ALTERA 的 DE2-70实验板的 50MHz 输出,分频器将 50MHz 的方波进行分频进而得到 1Hz 的标准秒脉冲,时、分、秒计时模块分别由二十四进制时计数器、六十进制分计数器和六十进制秒计数器完成,校时模块完成时和分的校正。

扩展功能设计为倒计时功能,从 59分 55秒至 59分 59秒,每秒亮一盏灯报时。

2.1.1课题背景20世纪末,电子技术获得了飞速的发展,在其推动下,现代电子产品几乎渗透了社会的各个领域,有力的推动了社会生产力的发展和社会信息化程度的提高, 同时也使现代电子产品性能更进一步, 产品更新换代的节奏也越来越快。

20世纪 80年代末,出现了 FPGA(Field Progrommable Gate Array, CAE 和 CAD 技术的应用更为广泛,它们在 PCB 设计的原理图输入,自动布局布线及 PCB 分析, 以及逻辑设计,逻辑仿真布尔综合和化简等方面担任了重要的角色,为电子设计自动化必须解决的电路建模,标准文档及仿真测试奠定了基础。

硬件描述语言是 EDA 技术的重要组成部分, VHDL 是作为电子设计主流硬件的描述语言。

本论文就是应用 VHDL 语言来实现秒表的电路设计。

VHDL 语言是标准硬件描述语言,它的特点就是能形式化抽样表示电路结构及行为,支持逻辑设计中层次领域的描述,借用了高级语言的精巧结构简化电路描述,具有电路模拟与验证及保证设计的正确性,支持电路由高层向底层的综合变换,便于文档管理,易于理解和设计重用。

基于FPGA的数字电⼦钟的设计与实现背景：本实验所有结果基于Quartus II 13.1 (64-bit)实现，实验过程采⽤⾃下⽽上⽬录⼀、基本功能设计与思路基本功能：能实现秒、分钟、⼩时的计数，计数结果清晰稳定的显⽰在 6 位数码管上。

1、动态显⽰模块该模块主要功能是通过数码管的动态扫描实现 6 位数码管显⽰计数结果，本模块由扫描模块scan_cnt6，位选控制模块 dig_select，数据选择控制模块 seg_select 以及译码模块 decoder 构成扫描模块 scan_cnt6模块功能：产⽣ 位选控制端dig_select 和数据选择端 code_select 模块所需要的地址信息，扫描时钟决定位选信号和数据切换的速度。

设计思路：利⽤74390芯⽚（P160 TTL 双⼗进制异步计数器）构建⼀个模六计数器，就是6进制计数器，利⽤计数到6（110）时，“q2”和“q1”为⾼电平，产⽣ ⼀个复位信号，加到74390的⾼电平有效的异步清0端“1CLR”上，使计数器回0，从⽽实现模六计数。

设计结果：cnt6模块设计图波形仿真：（默认为时序仿真）cnt6模块波形仿真图位选模块 dig_select模块功能：在地址端的控制下，产⽣位选信号。

设计思路：利⽤74138芯⽚（3线-8线译码器），当选通端输⼊端G1为⾼电平，选通端输⼊端G2AN和G2BN为低电平时，将扫描信号cnt6的输出作为输⼊信号，dig[5..0]是译码输出，输出低电平有效。

设计结果：dig_select模块设计图波形仿真：dig_select模块波形仿真图数据选择模块 seg_select模块功能：输⼊ 6 组数据，每组数据 4bit，本模块完成在地址端的控制下从6 组数据当中选择 1 组输出。

设计思路：利⽤74151芯⽚（P91 8选1数据选择器），在控制输⼊端GN为低电平时，将扫描信号的选择下，分别选中D[5..0]对应的输⼊信号输出为Y。

FPGA时钟设计在FPGA设计中，时钟设计需要考虑以下几个方面：1.时钟源：时钟源可以是外部信号源，也可以是FPGA内部的时钟发生器。

外部时钟源一般来自外部设备或者振荡器。

FPGA内部的时钟发生器可以根据需要生成所需的时钟频率。

2.时钟分频：时钟分频是指将输入的时钟频率分频为所需的输出频率。

在一些应用中，需要将时钟频率降低到一个更低的频率，以降低功耗或满足特定的应用需求。

3.时钟分配：在FPGA设计中，可能会有多个模块需要使用时钟信号。

时钟分配是指将时钟信号分配给各个模块，以确保它们能够按照同步的方式工作。

4.时钟域划分：在FPGA设计中，可能会存在多个时钟域，即不同的时钟频率和时钟相位。

时钟域划分是指将设计中的电路划分为不同的时钟域，并确保时钟跨域的数据传输正确。

5.时钟驱动和延迟：时钟驱动和延迟是指时钟信号的传输延时。

由于FPGA中的逻辑电路通常具有不同的传输延时，所以时钟信号需要正确地驱动各个子模块，以确保数据的正常传输。

在进行FPGA时钟设计时，需要考虑以下几个关键问题：1.时钟频率选择：时钟频率选择需要综合考虑系统的需求和FPGA的性能。

较高的时钟频率可以提高系统的工作速度，但也会增加功耗和电磁干扰。

较低的时钟频率可以降低功耗和电磁干扰，但会降低系统的工作速度。

2.时钟相位对齐：时钟相位对齐是指在不同时钟域之间进行数据传输时，需要确保时钟相位的对齐。

时钟相位对齐可以通过插入寄存器或者使用FPGA的时钟管理资源来实现。

3.时钟缓冲和驱动：时钟缓冲和驱动是指对时钟信号进行放大和驱动，以确保时钟信号能够正常传输和驱动其他模块。

时钟缓冲和驱动可以使用FPGA内部的时钟管理资源，如PLL和BUFIO等。

4.时钟分频策略：时钟分频策略是指根据需要将时钟频率分频为所需的频率。

时钟分频可以使用FPGA内部的分频器来实现，也可以使用逻辑电路来实现。

在FPGA时钟设计过程中，需要进行时钟约束设置，即设置时钟频率、时钟相位和时钟域等约束条件。

FPGA位同步信号提取1. 简介FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，能够根据用户的需求进行重新配置，实现各种不同的数字电路功能。

在FPGA设计中，位同步信号提取是一个重要的任务，它能够从输入信号中提取出同步信息，用于控制和协调各个模块之间的操作。

本文将介绍FPGA位同步信号提取的原理、方法和实现步骤，并且详细说明如何使用FPGA设计工具进行开发。

2. 原理在FPGA设计中，通常会涉及到多个时钟域（clock domain），每个时钟域都有自己的时钟信号。

由于不同时钟域的时钟频率可能不同，因此需要一种机制来确保数据在不同时钟域之间正确地传输和处理。

这就是位同步（bit-level synchronization）的概念。

位同步信号提取就是从输入信号中提取出用于位同步的控制信息。

这些控制信息通常包括数据有效性标志（valid flag）和数据使能标志（enable flag）。

通过这些标志，可以确定数据何时有效以及何时可以被处理。

3. 方法3.1 插入寄存器为了实现位同步信号提取，通常需要在输入信号路径上插入寄存器。

寄存器能够将输入信号同步到目标时钟域的时钟边沿，确保数据在时序上的正确性。

具体方法是，在输入信号路径上插入一个寄存器，并将寄存器的时钟与目标时钟域的时钟相连接。

这样，输入信号就会在目标时钟边沿被锁存，从而达到位同步的效果。

3.2 控制逻辑设计除了插入寄存器外，还需要设计控制逻辑来提取位同步信号。

控制逻辑通常包括状态机（state machine）和组合逻辑电路。

状态机用于控制数据有效性标志和数据使能标志的生成和更新。

它根据输入信号的状态和当前状态来确定下一状态，并输出相应的控制信号。

组合逻辑电路用于根据输入信号和当前状态来生成数据使能标志。

它可以根据需要进行逻辑运算、比较操作等，以判断数据是否有效并生成相应的使能标志。

3.3 时序约束设置为了确保FPGA设计满足时序要求，需要设置正确的时序约束。

fpga内部时钟频率-回复FPGA内部时钟频率是一篇非常重要且技术性较高的主题。

在本文中，我将逐步解释FPGA内部时钟频率的概念、作用和优化方法，以及与FPGA 设计相关的一些重要考虑因素。

首先，让我们来了解FPGA内部时钟频率是什么。

FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，它由可编程逻辑和可编程连线资源组成。

FPGA中的可编程逻辑可以根据设计者的需求进行重新配置，从而实现各种不同的数字电路功能。

而FPGA内部时钟频率则指的是FPGA中特定的时钟信号的频率。

在FPGA设计中，时钟信号非常重要。

它不仅用于同步电路的触发和协调各个逻辑模块的操作，还可以为逻辑电路提供时间参考。

FPGA内部时钟频率的稳定性和准确性直接影响到设计的性能、功耗和可靠性。

因此，合理并有效地选择和优化FPGA内部时钟频率对于设计的成功与否至关重要。

在选择FPGA内部时钟频率时，设计者需要综合考虑诸多因素。

首先，设计的要求和功能决定了所需的时钟频率范围。

例如，对于高速数据传输和处理应用，通常需要更高的时钟频率，以实现更高的数据吞吐量和更低的时延。

而对于低功耗或嵌入式应用，设计者可能会选择较低的时钟频率以降低功耗。

其次，时钟信号的稳定性和噪声也是设计中需要考虑的因素。

FPGA 中的时钟信号通常会受到晶体振荡器的误差、传输线的干扰以及FPGA内部元器件之间的相互影响。

因此，设计者需要根据设计的要求和可接受的噪声水平来选择和优化时钟信号的频率。

一种常见的优化FPGA内部时钟频率的方法是通过时钟分频和倍频器来调整。

时钟分频是指将时钟信号的频率降低到更低的频率，一般用于需要更长时间完成的操作。

而倍频器则是将时钟信号的频率提高到更高的倍数，适用于需要更高的性能和速度的操作。

通过合理地使用时钟分频和倍频器，设计者可以根据需求和资源限制来进行灵活的时钟频率优化。

此外，同时考虑时钟边沿和数据同步问题也是设计者需要注意的。

FPGA位同步信号提取1. 引言FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，可以通过编程实现不同的电路功能。

在许多应用中，需要对FPGA进行位同步信号提取，以确保各个模块之间的数据传输和处理的准确性和一致性。

本文将详细介绍FPGA位同步信号提取的原理、方法和实现过程。

2. 原理在FPGA中，位同步信号提取是指从输入数据中提取一个用于同步各个模块的时钟信号。

这个时钟信号通常由一个稳定的时钟源产生，并被分配给FPGA内部的各个模块。

位同步信号提取有两个主要任务：检测输入数据中的时钟边沿，以及生成一个与输入数据频率相匹配的稳定时钟。

2.1 时钟边沿检测在FPGA中，通常使用触发器来检测输入数据中的时钟边沿。

触发器是一种存储元件，在时钟上升沿或下降沿触发时将输入数据存储到输出端口。

通过检测触发器输出端口的变化，可以确定输入数据中是否存在时钟边沿。

常见的触发器类型包括D触发器、JK触发器和T触发器。

这些触发器可以根据需要进行级联，以实现更复杂的时钟边沿检测功能。

在FPGA中，可以使用硬件描述语言（如Verilog或VHDL）来描述和实现这些触发器电路。

2.2 稳定时钟生成一旦检测到输入数据中的时钟边沿，需要生成一个稳定的时钟信号，并将其分配给FPGA内部的各个模块。

稳定的时钟信号通常由一个PLL（Phase-Locked Loop）电路来生成。

PLL是一种反馈控制系统，可以根据输入参考时钟的相位和频率来生成一个稳定的输出时钟。

PLL通常由相位比较器、环形振荡器和反馈回路组成。

相位比较器用于比较输入参考时钟和反馈时钟之间的相位差，并产生一个控制信号。

环形振荡器根据控制信号调整自身的振荡频率，使得反馈时钟与输入参考时钟保持同步。

通过不断调整振荡频率，PLL能够自动消除相位差，并生成稳定的输出时钟。

3. 方法在FPGA中实现位同步信号提取有多种方法，下面将介绍两种常用的方法：基于触发器的位同步信号提取和基于PLL的位同步信号提取。

基于 FPGA 的数字频率计的设计与实现随着现代科技的不断发展，我们对数字信号处理的需求也越来越高。

数字频率计作为一种用来测量信号频率的仪器，在许多领域有着广泛的应用，包括无线通信、雷达系统、声音处理等。

在这些应用中，精确、高速的频率测量常常是至关重要的。

而基于 FPGA 的数字频率计正是利用了 FPGA 高速并行处理的特点，能够实现高速、精确的频率计算，因此受到了广泛关注。

本文将从设计思路、硬件实现和软件调试三个方面，对基于 FPGA 的数字频率计的设计与实现进行详细讲解。

一、设计思路1.1 频率计原理数字频率计的基本原理是通过对信号进行数字化，然后用计数器来记录单位时间内信号的周期数，最后根据计数器的数值和单位时间来计算信号的频率。

在 FPGA 中，可以通过硬件逻辑来实现这一过程，从而实现高速的频率计算。

1.2 FPGA 的优势FPGA 作为一种可编程逻辑器件，具有并行处理能力强、时钟频率高、资源丰富等优点。

这些特点使得 FPGA 在数字频率计的实现中具有天然的优势，能够实现高速、精确的频率测量。

1.3 设计方案在设计数字频率计时，可以采用过采样的方法，即对输入信号进行过取样，得到更高精度的测量结果。

还可以结合 PLL 锁相环等技术，对输入信号进行同步、滤波处理，提高频率测量的准确性和稳定性。

二、硬件实现2.1 信号采集在 FPGA 中，通常采用外部 ADC 转换芯片来对输入信号进行模数转换。

通过合理的采样率和分辨率设置，可以保证对输入信号进行精确的数字化处理。

2.2 计数器设计频率计最关键的部分就是计数器的设计。

在 FPGA 中，可以利用计数器模块对输入信号进行计数，并将计数结果送入逻辑单元进行进一步的处理。

2.3 频率计算通过对计数结果进行适当的处理和归一化，可以得到最终的信号频率。

在这一过程中，需要注意处理溢出、误差校正等问题，以保证频率测量的准确性和稳定性。

三、软件调试3.1 FPGA 开发环境在进行基于 FPGA 的数字频率计设计时，可以选择常见的开发工具，例如 Xilinx Vivado 或 Quartus II 等。

基于FPGA的数字时钟的设计课题：基于FPGA的数字时钟的设计学院：电气信息工程学院专业：测量控制与仪器班级： 08测控（2）班**：***学号： ********合作者姓名：颜志林2010 年12 月12 日综述近年来随着数字技术的迅速发展，各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。

这就迫切要求理工科大学生熟悉和掌握常用中、大规模集成电路功能及其在实际中的应用方法，除通过实验教学培养数字电路的基本实验方法、分析问题和故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外，还必须培养大学生工程设计和组织实验能力。

本次课程设计的目的在于培养学生对基本电路的应用和掌握，使学生在实验原理的指导下，初步具备基本电路的分析和设计能力，并掌握其应用方法；自行拟定实验步骤，检查和排除故障、分析和处理实验结果及撰写实验报告的能力。

综合实验的设计目的是培养学生初步掌握小型数字系统的设计能力，包括选择设计方案，进行电路设计、安装、调试等环节，运用所学知识进行工程设计、提高实验技能的实践。

数字电子钟是一种计时装置，它具有时、分、秒计时功能和显示时间功能；具有整点报时功能。

本次设计我查阅了大量的文献资料，学到了很多关于数字电路方面的知识，并且更加巩固和掌握了课堂上所学的课本知识，使自己对数字电子技术有了更进一步的认识和了解。

1、课题要求1.1课程设计的性质与任务本课程是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。

目的在于培养学生的理论联系实际，分析和解决问题的能力。

通过本课程设计，使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练，加强学生的实践能力。

学生通过设计、仿真、调试、撰写设计报告等过程，培养学生的动手能力和严谨的工作作风。

1.2课程设计的基本技术要求1）根据课题要求，复习巩固数字电路有关专业基础知识；2）掌握数字电路的设计方法，特别是熟悉模块化的设计思想；3) 掌握QUARTUS-2软件的使用方法;4) 熟练掌握EDA工具的使用，特别是原理图输入，波形仿真，能对仿真波形进行分析；5) 具备EDA技术基础，能够熟练使用VHDL语言进行编程，掌握层次化设计方法;6) 掌握多功能数字钟的工作原理，学会不同进制计数器及时钟控制电路的设计方法;7) 能根据设计要求对设计电路进行仿真和测试;8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。

fpga内部时钟频率-回复什么是FPGA内部时钟频率？FPGA内部时钟频率是指FPGA（可编程逻辑门阵列）芯片中的时钟信号的频率。

FPGA内部时钟频率是决定FPGA工作速度和性能的一个重要参数。

FPGA芯片内部包含了大量可编程的逻辑门和寄存器，这些逻辑门和寄存器都需要一个时钟信号来同步它们的操作。

这个时钟信号就是FPGA内部时钟。

为什么FPGA内部时钟频率很重要？FPGA内部时钟频率是决定FPGA工作速度和性能的一个重要因素。

FPGA芯片内部的逻辑门和寄存器都是在时钟信号上升沿（或下降沿）触发的，因此时钟信号的频率直接影响到FPGA芯片内部逻辑和寄存器的工作速度。

如果时钟频率过低，那么FPGA芯片内部的逻辑和寄存器将无法保持同步，造成工作错误或不可预测的结果。

而如果时钟频率过高，FPGA 芯片内部的逻辑和寄存器可能无法在一个时钟周期内完成操作，同样会导致工作错误。

如何确定FPGA内部时钟频率？确定FPGA内部时钟频率需要进行时序分析和约束设置。

时序分析是指对FPGA芯片内部逻辑和寄存器的操作进行时序分析，确定操作的最长路径和最短路径。

最长路径是指逻辑操作或寄存器传输的传播延迟最长的路径，最短路径则是传播延迟最短的路径。

时序分析可以通过计算逻辑门和寄存器的传播延迟，以及逻辑操作和寄存器传输的最大时钟频率来确定FPGA内部时钟的最大频率。

约束设置是指在FPGA设计中设置时钟相关的约束条件，确保时钟信号的频率不超过FPGA芯片的最大工作频率。

约束设置可以通过约束语言或者设计工具的特定设置来实现。

约束条件通常包括时钟分频比（频率降低）、最长路径延迟（限制延迟时间）、时钟分频器配置等。

如何优化FPGA内部时钟频率？为了优化FPGA内部时钟频率，可以采取以下措施：1. 减少逻辑电路的路径延迟：优化逻辑电路的设计，减少逻辑门的数量和级数，合理布局逻辑电路，可以减少逻辑电路的路径延迟，提高时钟频率。

2. 优化时序约束：合理设置时序约束，确保时钟信号的频率不超过FPGA芯片的最大工作频率。

fpga 设计中对时钟的使用FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，可以随意定制电路，称为“现场可编程门阵列”。

FPGA极大地促进了数字设计的发展，主要原因是它们具有高度灵活性和可编程性，在快速原型开发和快速市场推出方面具有重要作用。

时钟在FPGA设计中扮演重要的角色。

本文将介绍FPGA设计中时钟的使用。

一、时钟的概念和应用时钟通常被定义为一个周期性的信号，在数字电路中用于同步各个电路元素的运行。

FPGA设计中，时钟是同步时序逻辑电路的核心，因为它是控制数字逻辑电路元素的节拍。

当时钟沿上升或下降到达某一特定的时刻时，整个系统将同步更新到该时刻。

在FPGA设计中时钟决定了操作的速度，这个速度主要取决于FPGA芯片本身的异步延迟，不受时钟频率控制。

可以通过增加时钟频率来提高FPGA系统的速度，但也会造成增加功耗和热量。

时钟频率是由同步电路的最慢电路决定的。

如果时钟频率超过了最慢的同步电路，就会出现数据丢失或不稳定的情况，因此时钟频率需要在同步电路的最慢电路范围内进行选择。

时钟的应用包括以下几个方面：1.同步器：时钟作为同步器，在FPGA的硬件代码中用于实现逻辑延迟。

2.复位电路：时钟也可以用于生成复位信号，当时钟初次上升到达时，复位电路可以将系统重置为已知的状态。

3.频率分频：时钟信号可以通过分频器降低频率。

可以将一个高速时钟信号分裂成几个低速时钟信号，用于驱动各自的模块。

4. 数据采样模块：数据采样模块要求适当的时钟方式和时钟控制。

二、时钟对FPGA设计中的影响FPGA设计中时钟的正确使用对整个设计非常重要。

时钟频率的选择直接影响到FPGA芯片工作的稳定性和可靠性。

时钟信号的漏掉、翻转或者缺失将会导致逻辑分支的错误，从而影响到整个系统的正常运行。

为了保证时钟的稳定和可靠，一般采用以下方法：1.时钟源选择：FPGA芯片的时钟源需要选择稳定、精确的时钟源。