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SOC可测试性设计与测试技术【摘要】本文分析了SOC芯片发展的情况及其发展的趋势，同时，阐述了SOC设计和测试所需要的工具。
在这些理论的基础上，本文开始重点分析研究了SOC可测试性设计和测试技术，得出了进一步的研究结果。
【关键词】SOC；可测试性设计；测试技术一、前言SOC可测试性设计对于我们更好地利用SOC具有非常重要的意义，因此，我们有必要SOC可测试性设计进行研究和分析，与此同时，对于SOC的测试技术，我们也需要从科学的角度展开分析和研究，以便于我们更好的利用SOC。
二、SOC芯片发展及趋势 集成电路的发展一直遵循摩尔所指示的规律推进。
由于信息市场的需求和微电子自身的发展，引发了以微细加工（集成电路特征尺寸不断缩小）为主要特征的多种工艺集成技术和面向应用的系统级芯片的发展。
IC设计者已经可以把越来越复杂的功能（系统）集成到同一个芯片上。
由于SOC可以充分利用已有的设计积累, 并在降低耗电量,减少面积,增加系统功能,提高速度,节省成本5个方面具有较高的优势,因此发展非常迅速。
目前，就大众所熟知的消费类电子中，机顶盒（Set Top Box）、移动电话（mobile phones）和个人数字助理（PDA）等等，其核心芯片就是SOC芯片。
这类产品不仅在市场上占有重要地位，而且其销售量还在不断的增长当中，已经越来越成为消费性电子的主流产品。
 三、SOC设计和测试工具 可测性设计中需增加专门用于管理测试的工具，其主要任务是按照自动和标准化的方法将设计芯片的测试问题分割成一系列可以管理的部分。
将芯片分割成一系列可测试的模块，设计出每一个模块的测试方法，并将其集成于一个完整的计划中，改计划既包括内部测试方法学，也包括外部测试方法学；计划也应提供选取芯片中埋层功能的方法以及测试结果引出的方法；该计划还应该提供诊断以及可能将其定位于单个的位（bit）故障。
PCB可测试性设计技术要概述随着技术进入超大规模集成（VLSI）时代，VLSI电路的高度复杂性及多层印制板、表面封装（SMT）、圆片规模集成（WSI）和多模块（MCM）技术在电路系统中的运用，都使得电路节点的物理可访问性正逐步削弱以至于消失，电路和系统的可测试性急剧下降，测试成本在电路和系统总成本中所占的比例不断上升，常规测试方法正面临着日趋严重的测试困难。
PCB可测试性设计技术要概述在电路的逻辑设计完成后，通常是以手工的方式来加入可测试性（Testability）设计。
激烈的市场竞争要求更短的设计开发周期，这样的可测试性设计方法已成为严重的设计瓶颈。
随着设计进入了以综合为基础的阶段，将测试与综合结合起来，以自动化的方式来实现可测试性设计已成为必须的趋势。
1．PCB可测试性的关键技术PCB可测试性的关键技术包括：可测试性的度量、可测试性机制的设计与优化和测试信息的处理与故障诊断。
提高印制板的可测试性，首先就要对PCB的可测试性水平进行度量，一般包括精确性和简单性两个方面。
精确性是指可测试性的度量方法能准确地预计产品测试程序生成的困难，并且定位到产品某一部位，从而便于产品设计进行可测试性更改。
简单性是指度量可测试性的计算量应小于测试程序生成的计算量。
PCB的可测试性设计过程实际上就是将某种能够方便测试进行的可测试性机制引入到PCB中，提供获取被测对象内部测试信息的信息通道。
因此，合理有效的设计可测试性机制是成功地提高PCB可测试性水平的保障。
现有的可测试性机制的设计方法包括LFSR方法、IDDQ技术、电平灵敏度设计以及边界扫描机制等。
可测试性机制的引入一方面会提高系统的可测试性水平，从而降低产品的全寿命周期费用，但另一方面也在一定程度上提高了产品的初始成本。
进行可测试性机制设计优化就是要综合权衡各种可测试性机制的性能和费用，采用性能费用比最佳的设计机制。
提高产品质量和可靠性，降低产品全寿命周期费用，要求可测试性设计技术能够方便快捷地获取测试时的反馈信息，能够很容易地根据反馈信息做出故障诊断。
可测性设计技术摘要本文从可测性设计与VLSI测试，VLSI设计之间的关系出发，将与可测性设计相关的VLSI 测试方法学、设计方法学的内容有机地融合在一起，文中简要介绍了VLSI可测性设计的理论基础和技术种类，可测性设计的现状，发展趋势，可测试性设计的内涵、意义和分类，并且探讨了可测性设计的实现方法。
关键词：可测性设计，自动测试生产，扫描技术，边界扫描技术，嵌入式自测试。
1可测性设计技术概述可测性的起源于发展过程20世纪70年代，美军在装备维护过程中发现，随着系统的复杂度不断提高，经典的测试方法已不能适应要求，甚至出现测试成本与研制成本倒挂的局面。
20世纪80年代中，美国军方相继实施了综合诊断研究计划。
并颁布《系统和装备的可测性大纲》，大纲将可测性作为与可靠性及维修等同的设计要求，并规定了可测性分析，设计及验证的要求及实施方法。
该标准的颁布标志这可测性作为一门独立学科的确立。
尽管可测性问题最早是从装备维护的角度提出，但随着集成电路（IC）技术的发展，满足IC测试的需求成为推动可测性技术发展的主要动力。
从发展的趋势上看，半导体芯片技术发展所带来的芯片复杂性的增长远远超过了相应测试技术的进步。
随着数字电路集成度不断提高，系统日趋复杂，对其测试也变得越来越困难。
当大规模集成电路LSI和超大规模集成电路VLSI问世之后，甚至出现研制与测试费用倒挂的局面。
这就迫使人们想到能否在电路的设计阶段就考虑测试问题，使设计出来的电路既能完成规定的功能，又能容易的被测试，这就是所谓的可测性设计技术。
因此也就出现了可测性的概念。
可测性的基本原理可测试性大纲将可测试性(testability)定义为：产品能及时准确地确定其状态（可工作、不可工作、性能下降），隔离其内部故障的设计特性。
以提高可测试性为目的进行的设计被称为可测试性设计(DFT: design for testability)。
可测试性是测试信息获取难易程度的表征。
可测性设计技术摘要本文从可测性设计与VLSI测试，VLSI设计之间的关系出发，将与可测性设计相关的VLSI 测试方法学、设计方法学的内容有机地融合在一起，文中简要介绍了VLSI可测性设计的理论基础和技术种类，可测性设计的现状，发展趋势，可测试性设计的内涵、意义和分类，并且探讨了可测性设计的实现方法。
关键词：可测性设计，自动测试生产，扫描技术，边界扫描技术，嵌入式自测试。
1可测性设计技术概述可测性的起源于发展过程20世纪70年代，美军在装备维护过程中发现，随着系统的复杂度不断提高，经典的测试方法已不能适应要求，甚至出现测试成本与研制成本倒挂的局面。
20世纪80年代中，美国军方相继实施了综合诊断研究计划。
并颁布《系统和装备的可测性大纲》，大纲将可测性作为与可靠性及维修等同的设计要求，并规定了可测性分析，设计及验证的要求及实施方法。
该标准的颁布标志这可测性作为一门独立学科的确立。
尽管可测性问题最早是从装备维护的角度提出，但随着集成电路（IC）技术的发展，满足IC测试的需求成为推动可测性技术发展的主要动力。
从发展的趋势上看，半导体芯片技术发展所带来的芯片复杂性的增长远远超过了相应测试技术的进步。
随着数字电路集成度不断提高，系统日趋复杂，对其测试也变得越来越困难。
当大规模集成电路LSI和超大规模集成电路VLSI问世之后，甚至出现研制与测试费用倒挂的局面。
这就迫使人们想到能否在电路的设计阶段就考虑测试问题，使设计出来的电路既能完成规定的功能，又能容易的被测试，这就是所谓的可测性设计技术。
因此也就出现了可测性的概念。
可测性的基本原理可测试性大纲将可测试性(testability)定义为：产品能及时准确地确定其状态（可工作、不可工作、性能下降），隔离其内部故障的设计特性。
以提高可测试性为目的进行的设计被称为可测试性设计(DFT: design for testability)。
可测试性是测试信息获取难易程度的表征。
DFT，可测试性设计--概念理解⼯程会接触DFT。
需要了解DFT知识，但不需要深⼊。
三种基本的测试（概念来⾃参考⽂档）：1. 边界扫描测试：Boundary Scan Test: 测试⽬标是IO-PAD，利⽤JTAG接⼝互连以⽅便测试。
（jtag接⼝，实现不同芯⽚之间的互连。
这样可以形成整个系统的可测试性设计）2. 内建⾃测试BIST:（模拟IP的关键功能，可以开发BIST设计。
⼀般情况，BIST造成系统复杂度⼤⼤增加。
memory IP⼀般⾃带BIST，简称MBIST）3. 扫描测试（ATPG）Scan path: 与边界扫描测试的区别，是内部移位寄存器实现的测试数据输⼊输出。
测试⽬标是std-logic，即标准单元库。
（扫描测试和边界扫描，不是⼀个概念。
需要区别对待。
内部的触发器，全部要使⽤带SCAN功能的触发器类型。
）补充：还有⼀种测试：4. 全速测试at-speed-test（其实是属于扫描测试的⼀种。
只不过测试时钟来源频率更快。
）at-speed 就是实速测试，主要⽤于scan测试－即AC测试和mbist测试。
这种测试⼿段的⽬的是－测试芯⽚在其⼯作频率下是否能正常⼯作，实速即实际速度。
测试时钟往往是由芯⽚内部的PLL产⽣很快的测试时钟，⽤于实速测试。
相对⽽⾔，⼀般的测试是20~40兆的测试时钟，频率低，测不到transition fault。
即使测试通过，实际使⽤中还会由于使⽤⾼频时钟发⽣芯⽚电路故障。
常见的DFT/OCC结构如下：特点：1. Clock MUX必须放在OCC模块/DFT MUX之前。
(OCC：On Chip Clock)2. 时钟⼤于50MHz时，使⽤OCC模块，否则使⽤DFT MUX。
3. Clock Gate放在OCC模块/DFT MUX之后。
4. 对于⼿动添加的Clock Gate，DFT_SE端⼝接到 dft_glb_gt_se。
5. 对于综合⼯具添加的Clock Gate，DFT_SE端⼝接到dft_syn_gt_se注意：1. DFT_MODE有效时，clock mux的sel信号要保证dft_clk来源于最⾼频率的时钟源。
可测性设计技术摘要本文从可测性设计与VLSI测试，VLSI设计之间的关系出发，将与可测性设计相关的VLSI测试方法学、设计方法学的内容有机地融合在一起，文中简要介绍了VLSI可测性设计的理论基础和技术种类，可测性设计的现状，发展趋势，可测试性设计的内涵、意义和分类，并且探讨了可测性设计的实现方法。
关键词：可测性设计，自动测试生产，扫描技术，边界扫描技术，嵌入式自测试。
1可测性设计技术概述可测性的起源于发展过程20世纪70年代，美军在装备维护过程中发现，随着系统的复杂度不断提高，经典的测试方法已不能适应要求，甚至出现测试成本与研制成本倒挂的局面。
20世纪80年代中，美国军方相继实施了综合诊断研究计划。
并颁布《系统和装备的可测性大纲》，大纲将可测性作为与可靠性及维修等同的设计要求，并规定了可测性分析，设计及验证的要求及实施方法。
该标准的颁布标志这可测性作为一门独立学科的确立。
尽管可测性问题最早是从装备维护的角度提出，但随着集成电路（IC）技术的发展，满足IC测试的需求成为推动可测性技术发展的主要动力。
从发展的趋势上看，半导体芯片技术发展所带来的芯片复杂性的增长远远超过了相应测试技术的进步。
随着数字电路集成度不断提高，系统日趋复杂，对其测试也变得越来越困难。
当大规模集成电路LSI和超大规模集成电路VLSI问世之后，甚至出现研制与测试费用倒挂的局面。
这就迫使人们想到能否在电路的设计阶段就考虑测试问题，使设计出来的电路既能完成规定的功能，又能容易的被测试，这就是所谓的可测性设计技术。
因此也就出现了可测性的概念。
可测性的基本原理可测试性大纲将可测试性(testability)定义为：产品能及时准确地确定其状态（可工作、不可工作、性能下降），隔离其内部故障的设计特性。
以提高可测试性为目的进行的设计被称为可测试性设计(DFT: design for testability)。
可测试性是测试信息获取难易程度的表征。
一个产品的可测试性包括2方面的含义：一方面，是能通过外部控制激活产品状态（通常为故障状态）的特性，即可控性；另一方面，能通过控制将激活的故障状态传送到可观测端口的特性，即可观测性。
而可测性就是可控性和可观测性难易程度的综合表征，一般取值在[0,1]之间。
可测性设计要解决的问题是如何通过改善设计变难测或不可测故障转变为易测或可测的故障。
可测试性是设备本身的一种设计特性。
同可靠性(reliability)一样，可测试性也是装备本身所固有的一种设计特性。
产品一旦生产出，就具备了一定的可测试性。
正如可靠性可以通过MTBF 等可靠性指标度量一样，可测性也可以通过可控性、可观测性指标度量。
要改善产品的可测试性指标，必须在产品设计阶段就进行良好的可测试性设计。
改善可测试性的代价主要有测试生成代价和测试码置入代价两部分。
可测性设计是基于测试生成而提出的，旨在提高系统测试生成矢量(ATPG)算法的有效性。
因此，可测试性设计主要包括：降低测试生成代价的设计和降低测试码置入代价的设计。
2可测性设计的几种基本技术方法可测性建模技术可测性技术是建立有效的测试方法基础上的一种技术，只有在故障模式和测试方法明确的基础上可测性设计才有意义。
这一点在早期以[0，1]故障模型和以门级敏化测试方法为主的数字电路测试中并不突出。
然而随着装备和芯片复杂性的成倍增长，故障的模式与传输激励已经越来越难以作出统一的定量化描述和定义。
因面向系统级可测性设计的建模研究成为可测性设计技术不可逾越的瓶颈技术，目前有效的是根据对象分类建模的方法，但其模型应重点考虑一下5点： (1) 故障模型有界性要求。
军用电子系统的故障空间不是二值的，在结构和传统的依赖模型中都假设是二值性的。
从故障仿真的角度上看，故障模型的类型几乎是无法穷尽的，但从实现机理上讲则是有界性的。
这种有界性从诊断角度出发最终必须二值化，但从测试角度出发应为有界多值化。
(2) 故障的传输或敏化模型要求。
为了诊断系统中究竟哪些电子元件或模块出现故障，只需要对故障怎样传播到各监测点进行建模。
因为一个或多个部件故障使系统产生功能异常，可以通过系统中不同测点观测到。
因此，可以根据系统一阶因果依赖关系建模，即故障节点怎样影响它的直接相邻节点，高阶依赖关系可以由一阶依赖关系导出。
(3) 定性模型的要求。
因为一个系统故障状态的组合可能是难以穷尽的，经常不必要对精确的定量关系进行建模。
例如，一个四级级联放大器的增益分别为2、3、4、5，总增益为120。
假如故障得到的增益为60，则不能肯定推断增益2出现故障，因为任何级的增益都可能由于功能故障而降低。
在这种情况下，定量关系几乎没表达什么信息。
(4) 模型的层次化和故障分类，模型的精确性和可复用性往往难以统一，比较有效的方法是层次化表征。
因为基于元部件的低层次描述往往具有较好的可复用性。
(5) 注意功能特性和结构特性的结合。
功能化模型易于故障模拟和推理，并有较好的通用性，结构化模型易于故障的定位和隔离。
3.2 边界扫描测试方法为了解决IC昂贵的端口代价和紧凑封装带来的观测难题，提出了扫描路径技术，该技术是指通过将电路中任意节点的状态移进或移出进行测试定位的手段，其特点是测试数据的串行化。
通过将系统内的寄存器等时序元件重新设计，使其具有可扫描性。
测试数据从芯片端口经移位寄存器等组成的数据通路串行移动，并在数据输出端对数据进行分析，以此提高电路内部节点的可控制性和可观察性，达到测试芯片内部节点的目的。
边界扫描法实际是扫描路径法在整个板级或系统级的扩展，它提供1个标准的测试接口简化了印刷电路板的焊接质量测试。
它是在IC的输入输出端口处放置边界扫描单元，并把这些扫描单元依次连成扫描链，然后运用扫描测试原理观察并控制芯片边界的信号。
联合测试小组(joint test action group)提出了第1个边界扫描机制的标准，即JTAG标准。
使用JTAG进行测试时，设计人员使用边界扫描测试规范测试引脚连接时，再也不必使用物理探针，而且可以在芯片正常工作时捕获功能数据。
扫描测试(scan)主要有内部扫描(internal scan)和边界扫描(boundary scan)，内部扫描是一种成熟的时序电路DFT技术，而边界扫描是具有JTAG 标准的支持在电路板一级对芯片或板上的逻辑与连接进行测试（如图1所示）。
扫描测试是可测试性设计中普遍采用的一种方法，也是最成熟的一种测试方法，它典型的应用方式有4种。
(1) 器件功能测试。
它是通过INTEST指令进行器件内部核心逻辑的静态功能测试，由TDI输入测试图形，TDO串行读出响应图形。
(2) 互联测试。
通过EXTEST指令检测电路板或集成电路内部各部件之间的电气连接故障或缺陷，如开路、短路和桥接故障等，与器件功能测试不同的是激励加在器件的输出引脚而在输入引脚上采样测试响应数据。
(3) 边界扫描链的完备性测试。
目的是确保边界扫描电路本身的功能和连接的正确。
(4) 器件存在性测试，确保器件在电路板上或者SoC器件内部各元件的位置正确或存在与否，这里可以提供器件的标志码检测。
尽管上述测试有很多优点，但它只是针对数字电路芯片提出的，因而不能解决模拟或数模混合电路的测试问题。
为此，提出建立混合信号测试总线，它能将板上所有芯片与板外的模拟信号激励源和对外激励作出响应的测试仪器相连。
对混合信号IC规定了芯片上的矩阵开关，从而通过芯片的边界扫描寄存器就能把特定的引脚与总线相连。
总线向被测的系统级芯片提供了连接模拟激励和响应的路径，以此提供模拟测试能力。
扫描测试本身存在缺欠，如果要实现高覆盖率测试，则扫描测试的数据量将急剧增长。
影响数据量的因素包括扫描状态元件总数、目标故障位置会随新一代硅片工艺技术进步而使最后的数据量大幅增加。
把这些因素与芯片I/0的数量限制和速度增长以及ATE通道的物理约结合起来考虑时，会发现扫描测试时间和成本都将呈指数增长。
全扫描测试的不足之处是要占用较大的面积（有时高达10%~15%），其次，电路的性能也会受到一定程度的影响，而且对电路结构的要求也比较苛刻。
部分扫描则是选择性地组成扫描链：如可以将关键路径上的时序单元以及难以满足扫描结构要求的单元排除在扫描链之外，以确保芯片满足面积和性能方面的要求，但其算法比较复杂，需要花费更长的运算时间才能达到更高的故障覆盖率。
内置自测试方法内置自测试方法(BIST: build in self test)是指在设计中集成测试发生电路，在一定的条件下自动启动并且产生测试数据，在内部检测电路故障。
内建自测试技术对电路进行测试的过程可分为2个步骤：首先将测试信号发生器产生的测试序列加载到被测电路，然后由输出响应分析器检查被测电路的输出序列，以确定电路是否存在故障以及故障的位置。
BIST主要完成测试序列生成和输出响应分析2个任务。
通过分析被测电路的响应输出，判断被测电路是否存在故障。
因此，对数字电路进行BIST测试，需要增加3个硬件部分：测试序列生成器(test pattern generator)、响应分析器(response analysis)和测试控制器(test controller)。
在测试序列生成器中，有确定性测试生成、伪穷举测试生成和伪随机测试生成等几种方法。
实现输出响应分析的方法有ROM比较逻辑法、多输入特征寄存器法和跳变计数器法等。
由于内建自测试技术将测试激励源的生成电路嵌入被测芯核，所以能够提供全速测试，并且具有测试引脚不受引脚数限制等优点。
内建自测试在嵌入式存储器方面已经被广泛应用。
BIST在很大程度上降低了对ATE带宽的要求，而且在使用过程中非常适合需要定期测试的电路。
边界扫描法的确可以大大提高电路的可控性和可观测性，但是在得到测量结果以前，信号需要被传输，因而信号为寄生和耦合而存在失真和搀杂的问题，而BIST克服了该问题。
BIST不是在ATE系统中存储测试模式，而是将一个激励电路和一个响应电路加在被测电路中，激励电路产生大量激信号，并将其应用于电路中。
响应电路用来对电路的响应进行评测。
与ATE不同，BIST的性能可以不受负载板或测试头电气特性的限制。
在可复用内核芯片内部大的组件上运用BIST，可以大大降低系统测试生成的复杂程度。
由于BIST带有嵌入式测试电路的内核，所以使真正的即插即用系统设计成为可能。
BIST的优点主要包括：能大大简化呆滞型故障的连接/次序，减储的测试模式；突破ATE的存储限制，同时可以进行全速测试，相对ATE成本低廉；能并行测试很多单元；提高和简化元件维护；因为内部测试电路运行于工作速度，可以减少测试时间。
3可测性设计发展趋势目前装备系统和芯片的复杂化有加快增长的趋势，而当今能掌握的测试诊断方法面对复杂性增长如此迅速系统的测试验证几乎处于“无解”的状态，因此采用可测性设计技术简化复杂测试问题成为一种必然的选择，为可测性设计技术提供了良好的发展前景，然而，目前可测性设计技术在理论和应用环节上仍存在很多制约其发展的难点和技术问题，尚远不能满足复杂性增长对测试验证的需求。
