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北京邮电大学 数电实验下 报告

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数字电路实验报告掷骰子游戏电路班级：XXX学号：XXX姓名：XXX2014年11月8号目录一、任务要求 (2)二、系统设计 (2)1. 设计思路 (2)2. 系统框图 (3)3. 分块设计 (6)三、仿真波形及分析 (7)四、功能说明及资源利用情况 (8)五、故障及问题分析 (9)六、总结和结论 (9)七、源程序 (10)一、任务要求设计并实现一个掷骰子游戏电路。

基本要求：1.电路可供甲乙二人游戏，游戏者甲使用的按键为BTN0，游戏者乙使用的按键为BTN1。

2.每按一次按键，代表掷一次骰子，可随机得到1～6范围内的两个数字。

3.甲乙按键产生的随机数字分别用数码管DISP0-DISP1、DISP2-DISP3显示,并用DISP7显示比赛局数，比赛结束用8×8点阵显示获胜方，并伴有声音效果。

4.具体游戏规则如下：5.第一局比赛，甲乙依次各按一次按键，按键所得两数之和为7或11者胜；若无人取胜，则进行第二局比赛；6.第二局比赛，甲乙每人各按一次按键，按键所得二数之和与第一局比赛相同者获胜，若无人获胜，则进行第三局比赛，重复进行步骤（2），直到出现胜者为止。

7.游戏局数最多进行六局。

在第六局比赛时，若重复进行步骤（2）仍未出现胜者，以按键所得两数之和最大者为获胜方。

提高要求：1.增加多人游戏的功能，数码管可分时记录显示每个游戏者的骰子点数。

2.点阵显示增加游戏开机动画、结束动画，并伴有乐曲播放。

3.自拟其它功能。

二、系统设计1.设计思路首先，鉴于FPGA程序语言的特点与EPM系列芯片的功能，采用模块化设计，各模块通过VHDL或基本器件实现，然后通过电路原理图连接各模块。

设计方面，主要分为分频器、点阵显示模块、数码管显示模块、随机数生成模块、按键防抖模块、音频模块、逻辑模块。

由于数据量小，各模块内部通过编程语言实现寄存功能，而不单独设立储存器。

2.系统框图系统模块图：模块方案：MDS状态图：ASM流程图：3.分块设计如图，clk_1hz为分频模块，people为多人游戏控制器，point为点阵显示模块，tube_t 为数码管显示模块，comp包含了逻辑与随机数生成模块，anjian包含多人游戏按键控制及防抖。

三、仿真波形及分析由于多人多模式、开机动画、自动复位等附加功能涉及信号过多，且均建立在基础程序之上，未进行仿真，此仿真版本只实现了基本功能，包括：按键触发随机数，两人游戏逻辑及显示模块，蜂鸣器产生提示音，时钟clk为0.04us（25mhz）。

观测BUTTONTEST与fangdouTESTout，可见防抖模块运行正常，输出为高电平触发信号。

EndTESTa1、endTESTa2、endTESTjushu分别为随按键随机生成的两个数和增加的局数，可见a1呈2等差，印证了错误1（见错误分析），a2正常工作。

再对应观察numberTEST与segTEST，可见numberTEST正常工作，显示随机数对应的编码，但数码管选位信号segTEST未改变，未查明原因（电路正常工作）。

JuzhengTESTa、JuzhengTESTb、JuzhengTESTc为别为甲乙平三种状态对应的point模式选择函数，观察JuzhengTESTcol、JuzhengTESTrow，可见point模块正常工作。

另外，SPEAKER 输出信号正常工作。

luojiTESTa1、luojiTESTa2、luojiTESTg1分别对应逻辑判断模块甲乙的和及局数，luojiTESTa、luojiTESTb、luojiTESTc分别对应甲乙平三种状态选位输出。

可见，若将图中黑块视为低电平，则逻辑甲乙判断正确，但平始终为高电平输出，且在出判断结果后。

分析得出，黑块是由于在出结果后继续进行游戏导致的冲突，不影响游戏（此程序还未加入reset功能），平结果同样是其导致的标志位冲突（进入other条件）。

四、功能说明及资源利用情况●基本功能实现：能通过两个BTN按键实现两人游戏（可循环），随机生成1~6的骰子数并计算和，数码管能显示骰子结果与局数，点阵能正确显示胜利者（甲或乙），并有蜂鸣音提示，符合要求的游戏规则（第一局和为7或11者胜，2~5局与本人第一句和相同者胜，第6局和较大者胜）。

●扩展功能实现：能通过额外按键增加游戏人数（最大为6人）并实现所有的游戏功能，增加复位功能，开机动画及音效，以及可实现两音节的简单铃音。

解决游戏规则bug：若第6局平手则提示平局，并能实现自动复位。

可实现不同顺序进行游戏。

●资源利用情况：外围设备使用点阵、数码管、4个BTN按键、蜂鸣器及烧录模块。

由编译结果，芯片使用521个逻辑元件（41%），36个外部管脚（31%）。

规模在可执行范围内。

五、故障及问题分析●游戏规则bug：若第6局参赛者出现和相等（平手），规则未作出说明如何处理，自拟增加如下规则，若第六句平手，则提示平局，并自动复位。

●随机数生成bug：第一次设计时，采用两个随机数生成器同时生成某位选手的两个数，但由于同时性，为避免数字相同，分别采用+1和+2不断循环内部变量，但由于+2组不能生成奇数随机数，并且同时生成随机数带来一系列逻辑上的问题（难以比较取值）。

后改为由同一生成器分时取随机数，解决问题。

●游戏顺序改进：起初，由于设计上的缺陷，只能以规定顺序进行游戏，后经提醒，改进设计模式，增加按键分配模块，解决游戏顺序的缺陷，实现不同顺序游戏功能。

●时钟选择错误：起初，由于在逻辑模块方面使用为分频的时钟信号，频率过高，导致结果出错率较高（不能跑完代码），后引入1khz分频，解决逻辑错误。

六、总结和结论●关于分频：分频是FPGA设计非常重要的一环。

各个模块由于功能不同需要不同的触发条件，设计过程值得深究。

起初也由于这方面的失误久久无法解决逻辑上的问题（仿真无误，运行时出错）。

●设计模式：虽然此前接触C语言较久，但进行vhdl需要完全不同的思路，vhdl是一门硬件描述语言，采用的是自顶向下的设计思想，即先描述一个电路的总体功能，然后给予具体地实现。

就像搭建电路一样，先给出总体框图然后分块实现。

一个电路当然就有级联的和并联电路就是所谓的用“并行语句和顺序语句”来描述。

而c语言目前还没有一个编译器能把它翻译为硬件描述语言，尽管Verilog有点像c所谓象是他们的设计思路有点象，具体的语法规则还是有很大差异。

c语言目前几乎都是在cpu中运行所以只能按指令的形式按顺序执行下来。

因此，fpga设计时必须对系统做好提前的规划分配，也得益于这次规划比较好，实验进行的也还算顺利。

总的来说，进行了一次完全不同体验的设计，获益匪浅，也很有成就感。

七、源程序1khz分频器:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all; use ieee.std_logic_signed.all;entity clk_1khz is---div frequent 1port (clk_in :in std_logic;clk:out std_logic); end entity clk_1khz;architecture c of clk_1khz is signal count0:integer range 0 to 49999;beginprocess (clk_in) isvariable clk_i:std_logic;beginif (clk_in ='1' and clk_in'event) thenif count0 = 49999 then count0 <= 0;else count0 <= count0+1;end if ;if count0 = 0 thenclk_i := not clk_i;end if;end if;clk <= clk_i;end process ;end c;●按键防抖:library ieee;use ieee.std_logic_1164.all; useieee.std_logic_unsigned.all; entity fangdou isport(reset,clk:in std_logic;reseto:out std_logic); end; architecture m1 of fangdou is signal tmp1,tmp2:std_logic; signal clkt:std_logic;beginprocess(clk)beginif clk 'event and clk='0' then tmp2<=tmp1;tmp1<=reset;end if;end process;reseto<=clk AND tmp1 AND (NOT tmp2);end;●逻辑与随机数:entity comp isport(re,clk_in,com:in std_logic;people:in integer range 2 to 6;ran1,ran2,ran3,ran4:out integer range 0 to 6;c:out integer range 1 to 6;resu:out integer range 0 to 6);end entity comp;architecture c of comp issignal count3:integer range 0 to 3;signal peo:integer range 1 to 7;signal count_t:integer range 1 to 6;signal num:integer range 0 to 1;signal sum_1,sum_2,sum_3,sum_4,sum_5,sum_6:integer range 0 to 12;signal sum1,sum2,sum3,sum4,sum5,sum6:integer range 0 to 12;signal random:integer range 1 to 6;signal random_1:integer range 1 to 7;beginprocess (clk_in,people,com,count_t,num)isvariable res:integer range 0 to 6;variable random_m0,random_n0:integer range 0 to 6;variable f1,f2,f3,f4,f5,f6:integer range 0 to 1;beginif (clk_in='1' and clk_in'event) thenif random=6 then random<=1;else random <=random+1;end if;if random_1=7 then random_1<=1;else random_1 <= random_1 + 1;end if;if re = '1' thencount_t <= 1;ran1 <= 0;ran2 <= 0;ran3 <= 0;ran4 <= 0;res := 0;peo <= 1;elseif peo >people thencase count_t iswhen 1 =>if(sum_1=7 or sum_1=11) then f1:=1;else f1:=0;end if;if(sum_2=7 or sum_2=11) then f2:=1;else f2:=0;end if;if(sum_3=7 or sum_3=11) then f3:=1;else f3:=0;end if;if(sum_4=7 or sum_4=11) then f4:=1;else f4:=0;end if;if(sum_5=7 or sum_5=11) then f5:=1;else f5:=0;end if;if(sum_6=7 or sum_6=11) then f6:=1;else f6:=0;end if;if(f1 = 1 and f2 = 0 and f3 = 0 and f4 = 0 and f5 = 0 and f6 = 0) thenres := 1;count_t <= 1;elsif(f1 = 0 and f2 = 1 and f3 = 0 and f4 = 0 and f5 = 0 and f6 = 0) thenres := 2;count_t <= 1;elsif(f1 = 0 and f2 = 0 and f3 = 1 and f4 = 0 and f5 = 0 and f6 = 0) thenres := 3;count_t <= 1;elsif(f1 = 0 and f2 = 0 and f3 = 0 and f4 = 1 and f5 = 0 and f6 = 0) thenres := 4;count_t <= 1;elsif(f1 = 0 and f2 = 0 and f3 = 0 and f4 = 0 and f5 = 1 and f6 = 0) thenres := 5;count_t <= 1;elsif(f1 = 0 and f2 = 0 and f3 = 0 and f4 = 0 and f5 = 0 and f6 = 1) thenres := 6;count_t <= 1;elsecount_t <= count_t + 1;end if;when 2 to 5 =>if(sum1>0 and sum1=sum_1) then f1:=1;else f1:=0;end if;if(sum2>0 and sum2=sum_2) then f2:=1;else f2:=0;end if;if(sum3>0 and sum3=sum_3) then f3:=1;else f3:=0;end if;if(sum4>0 and sum4=sum_4) then f4:=1;else f4:=0;end if;if(sum5>0 and sum5=sum_5) then f5:=1;else f5:=0;end if;if(sum6>0 and sum6=sum_6) then f6:=1;else f6:=0;end if;if(f1 = 1 and f2 = 0 and f3 = 0 and f4 = 0 and f5 = 0 and f6 = 0) thenres := 1;count_t <= 1;elsif(f1 = 0 and f2 = 1 and f3 = 0 and f4 = 0 and f5 = 0 and f6 = 0) thenres := 2;count_t <= 1;elsif(f1 = 0 and f2 = 0 and f3 = 1 and f4 = 0 and f5 = 0 and f6 = 0) thenres := 3;count_t <= 1;elsif(f1 = 0 and f2 = 0 and f3 = 0 and f4 = 1 and f5 = 0 and f6 = 0) thenres := 4;count_t <= 1;elsif(f1 = 0 and f2 = 0 and f3 = 0 and f4 = 0 and f5 = 1 and f6 = 0) thenres := 5;count_t <= 1;elsif(f1 = 0 and f2 = 0 and f3 = 0 and f4 = 0 and f5 = 0 and f6 = 1) thenres := 6;count_t <= 1;elsecount_t <= count_t + 1;end if;when 6 =>if(sum1>0 and sum1=sum_1) then f1:=1;else f1:=0;end if;if(sum2>0 and sum2=sum_2) then f2:=1;else f2:=0;end if;if(sum3>0 and sum3=sum_3) then f3:=1;else f3:=0;end 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> sum5 and sum4 > sum6) thenres := 4;elsif(sum5 > sum1 and sum5 > sum2 and sum5 >sum3 and sum5 > sum4 and sum5 > sum6) thenres := 5;elsif(sum6 > sum1 and sum6 > sum2 and sum6 >sum3 and sum6 > sum4 and sum6 > sum5) thenres := 6;else res := 0;end if;end if;count_t <= 1;when others =>count_t <= 1;end case;peo <= 1;end if;case peo iswhen 1 =>if com = '1' thenif count3 = 3 then count3<=count3;else count3<=count3+1;end if;if count3 = 2 thenrandom_n0 := 0;random_m0 := 0;random_n0 := random;ran1 <= random_n0;if random_1 = 7 then random_m0 := 1;else random_m0 := random_1;end if;ran2 <= random_m0;if count_t = 1 then sum_1 <= random_n0 + random_m0;else sum1 <= random_n0 + random_m0;end if;peo <= peo + 1;end if;else count3 <= 0;end if;when 2 =>if com = '1' thenif count3 = 3 then count3<=count3;else count3<=count3+1;end if;if count3 = 2 thenrandom_n0 := 0;random_m0 := 0;random_n0:=random;ran3 <= random_n0;if random_1 = 7 then random_m0 := 1;else random_m0 := random_1;end if;ran4 <= random_m0;if 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count3<=count3;else count3<=count3+1;end if;if count3 = 2 thenrandom_n0 := 0;random_m0 := 0;random_n0:=random;ran1 <= random_n0;if random_1 = 7 then random_m0 := 1;else random_m0 := random_1;end if;ran2 <= random_m0;if count_t = 1 then sum_5 <= random_n0 + random_m0;else sum5 <= random_n0 + random_m0;end if;peo <= peo + 1;end if;else count3 <= 0;end if;when 6 =>if com = '1' thenif count3 = 3 then count3<=count3;else count3<=count3+1;end if;if count3 = 2 thenrandom_n0 := 0;random_m0 := 0;random_n0:=random;ran3 <= random_n0;if random_1 = 7 then random_m0 := 1;else random_m0 := random_1;end if;ran4 <= random_m0;if count_t = 1 then sum_6 <= random_n0 + random_m0;else sum6 <= random_n0 + random_m0;end if;peo <= peo + 1;end if;else count3 <= 0;end if;when others =>peo <= 1;end case;resu <= res;c<=count_t;end if;end if;end process;end c;游戏模式控制（2~6人）: library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all; useieee.std_logic_unsigned.all;entity people isport (re,clk,p1,p2:in std_logic;sum:out integer range 2 to 6;sig:out std_logic);end entity people;architecture p of people is signal num:integer range 2 to 6;signal count5:integer range 0 to 3;beginprocess (clk,p1,p2) isbeginif (clk = '1' and clk'event) thenif re = '1' thensum <= 2;sig <= '0';elsif p2 = '1' thenif count5 = 3 then count5 <= count5;else count5 <= count5 + 1;end if;if count5 = 2 thensum <= num; num <= 2;sig <= '1';end if;elsif p1 = '1' thenif count5 = 3 then count5 <= count5;else count5 <= count5 + 1;end if;if count5 = 2 thenif num = 6 then num <= 2;else num <= num + 1;end if;sig <= '1';end if;else count5 <= 0;end if;end if;end process;end p;点阵显示:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;use ieee.std_logic_signed.all;entity point isport(sig:in std_logic;clk_in:in std_logic;resu:in integer range 0 to 6;col:out std_logic_vector(7 downto 0);sound:out std_logic;raw:out std_logic_vector(7 downto 0));end point;architecture p of point issignal count6:integer range 1 to 8;signal count8:integer range 0 to 499;signal count9:integer range 1 to 8;signal count10:integer range 1 to 7;beginprocess (sig,clk_in,resu) isbeginif (clk_in='1' and clk_in'event) thenif sig = '0' thenif count8 = 499 thenif count10 = 7 then count10 <= 1;else count10 <= count10 + 1;end if;count8 <= 0;else count8 <= count8 + 1;end if;if count9 = 8 then count9 <= 1;else count9 <= count9 + 1;end if;case count10 iswhen 1=>case count9 is-- when 1=>raw<="11111111";col<="10000000";-- when 2=>raw<="11000001";col<="01000000";-- when 3=>raw<="10111111";col<="00100000";-- when 4=>raw<="11000001";col<="00010000";-- when 5=>raw<="10111111";col<="00001000";-- when 6=>raw<="11000001";col<="00000100";-- when 7=>raw<="11111111";col<="00000010";-- when 8=>raw<="11111111";col<="00000001";-- when others=>raw<="11111111";col<="00000000"; WHEN 1=>raw<="01111111";col<="11111111";WHEN 2=>raw<="10111111";col<="11111111";WHEN 3=>raw<="11011111";col<="11111111";WHEN 4=>raw<="11101111";col<="11111111";WHEN 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8=>raw<="11111110";col<="00000000";end case;when others =>col <= "00000000"; raw <= "11111111";end case;end if;end if;end process;end p;数码管显示:library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_signed.all; use ieee.std_logic_signed.all;entity tube_t isport(clk:in std_logic;ran1,ran2,ran3,ran4:in integer range 0 to 6;c:in integer range 1 to 6;control:outstd_logic_vector(5 downto 0);tube:out std_logic_vector(6 downto 0));end tube_t;architecture t of tube_t is signal count7:integer range 0 to 5;procedure show(variable random:in integer range 0 to 6;variable tube:out std_logic_vector(6 downto 0)) isbegincase random iswhen 1 => tube := "0110000";when 2 => tube := "1101101";when 3 => tube := "1111001";when 4 => tube := "0110011";when 5 => tube :="1011011";when 6 => tube := "1011111";when others => tube :="0000000";end case;end procedure show;beginprocess(clk,ran1,ran2,ran3, ran4,c) isvariabletube_n:std_logic_vector(6 downto 0);variableran_1,ran_2,ran_3,ran_4,c_c:int eger range 1 to 6;beginif (clk='1' and clk'event) thenif count7=5 then count7<=0;elsecount7<=count7+1;end if;case count7 iswhen 0 =>control<="111110";ran_1 := ran1;show(ran_1,tube_n);tube<=tube_n;when 1 =>control<="111101";ran_2 := ran2;show(ran_2,tube_n);tube<=tube_n;when 2 =>control<="111011";ran_3 := ran3;show(ran_3,tube_n);tube<=tube_n;when 3 =>control<="110111";ran_4 := ran4;show(ran_4,tube_n);tube<=tube_n;when 5 =>control<="011111";c_c := c;show(c_c,tube_n);tube<=tube_n;when others =>control <= "111111";tube<="0000000";end case;end if;end process;end t;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all; useieee.std_logic_unsigned.all; entity yinjie isport(clk:in std_logic;tone_index:in integer range 0 to 7;sound:out std_logic);end yinjie;architecture y of yinjie is signal tone:std_logic_vector(10 downto 0);signaltone_count:std_logic_vector(10 downto 0);signal temp:std_logic;beginprocess (clk,tone_index) isbegincase tone_index iswhen0=>tone<="11111111111"; --no outputwhen1=>tone<="01100000101"; --773when2=>tone<="01110010000"; --912when3=>tone<="10000001100";--1036when4=>tone<="10001010111";--1111when5=>tone<="10010101101";--1197when6=>tone<="10100001010";--1290when7=>tone<="10101011100";--1372whenothers=>tone<="11111111111";--others:no outputend case;if(clk'event and clk='1') thenif(tone_count="11111111111") thentone_count <= tone;if(tone < 2047) thentemp <= not temp;end if;elsetone_count <= tone_count + 1;end if;sound <= temp;end if;end process;end y;音乐模块:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all; use ieee.std_logic_signed.all; entity music_1 isport(sig:in std_logic;resu: in integer range 0 to 6;clk: in std_logic;-- sound: out std_logic;tone_index:out integer range 0 to 7);end music_1;architecture m of music_1 is signal count4:integer range 0 to 41;beginprocess (clk,resu,sig) isbeginif(clk'event and clk='1') then。

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北邮数字电路与逻辑设计实验-实验报告(下)

北邮数字电路与逻辑设计实验-实验报告(下)

北京邮电大学电路实验中心<数字电路与逻辑设计实验（下）>实验报告班级： xxx 学院： xxx实验室： xxx 审阅教师：姓名（班内序号）： xxx 学号： xxx实验时间： xxx评定成绩：目录一、任务要求 (2)1．基本要求 (2)2．提高要求 (2)二、系统设计 (2)1．设计思路 (2)2．总体框图 (4)3．分块设计 (5)（1）分频器模块 (5)（2）4×4键盘输入模块 (5)（3）数码管显示模块 (6)（4）8×8 LED点阵显示模块 (6)（5）LCD液晶屏显示模块 (6)（6）中心模块 (6)三、仿真波形及波形分析 (6)1．分频器模块 (6)2．4×4键盘输入模块 (7)3．数码管显示模块 (7)4．8×8 LED点阵显示模块 (8)5．LCD液晶屏显示模块 (8)6．中心模块 (8)四、源程序 (9)1．分频器模块 (9)2．4×4键盘输入模块 (9)3．数码管显示模块 (11)4．8×8 LED点阵显示模块 (12)5．LCD液晶屏显示模块 (19)6．中心模块 (23)五、功能说明及资源利用情况 (26)六、故障及问题分析 (27)七、总结和结论 (27)一、任务要求本电路可供甲乙二人进行猜拳游戏。

通过不同的按键控制，选择多种出拳方式，显示猜拳的结果，实现猜拳游戏，防止了作弊的可能。

1．基本要求1、甲乙双方各用4×4 键盘中的三个按键模拟“石头”、“剪刀”、“布”，一个按键为“确认”。

4×4 键盘第一行为甲，第二行为乙；2、裁判用4×4 键盘第三行的一个按键模拟“开”，一个按键为“准备”，一个按键为“复位”；3、裁判宣布“准备”后，甲乙双方分别选择出拳方式并确认；4、裁判“开”以后，用点阵的左右三列同时显示甲乙双方的猜拳选择（如下图所示），并用两个数码管显示甲乙的猜拳比分；图1甲“布”，乙“剪刀”；甲“剪刀”，乙“石头”5、猜拳游戏为五局三胜制。

北京邮电大学数电实验报告

北京邮电大学数电实验报告

北京邮电大学数字电路与逻辑设计实验发光二极管走马灯的电路设计与实现实验报告学院：信息与通信工程学院班级：27姓名：付莹学号：班内序号：23【实验目的】（1）进一步了解时序电路描述方法;（2）熟悉状态机的设计方法。

【实验所用仪器及元器件】（1）计算机；（2）直流稳压电源；（3）数字系统与逻辑设计实验开发板。

【实验任务要求】设计并实现一个控制8个发光二极管亮灭的电路，仿真验证其功能，并下载到实验板测试。

（1）单点移动模式：一个点在8个发光二极管上来回的亮（2）幕布式：从中间两个点，同时向两边依次点亮直到全亮，然后再向中间点灭，依次往复。

【实验设计思路及过程】（1）设计思路实验要求有两个，一个是单点移动模式，一个是幕布式。

通过CASE-WHEN 语句实现走马灯的变化。

分别定义一个8个变量的数据类型和一个13变量的数据类型，表示一个周期内的灯的变化，并设计一个变量在两种状态间进行切换。

此时，需要把所有状态罗列到case-when中去。

（2）VHDL代码LIBRARY IEEE;USE ABC ISPORT(A,CLK,RESET:IN STD_LOGIC;DENG:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ABC;ARCHITECTURE A OF ABC ISTYPE STATE_TEMP is(s0,s1,s2,s3,s4,s5,s6,s7);TYPE STATE_TEMP1 is(s0,s1,s2,s3,s4,s5,s6,s7,s00,s01,s02,s03,s04,s05);signal STATE:STATE_TEMP;signal STATE1:STATE_TEMP1;BEGINPROCESS(CLK,RESET)BEGINIF RESET='1' THENDENG<="00000000";ELSIF(CLK'EVENT AND CLK='0')THENIF A='0'THEN --KAIMUSHICASE STATE1 ISWHEN s0 => STATE1<=s1;DENG<="";WHEN s1 => STATE1<=s2;DENG<="01000000";WHEN s2 => STATE1<=s3;DENG<="00100000";WHEN s3 => STATE1<=s4;DENG<="00010000";WHEN s4 => STATE1<=s5;DENG<="00001000";WHEN s5 => STATE1<=s6;DENG<="00000100";WHEN s6 => STATE1<=s7;DENG<="00000010";WHEN s7 =>STATE1<=s00;DENG<="00000001";WHEN s00=>STATE1<=s01;DENG<="00000010";WHEN s01=>STATE1<=s02;DENG<="00000100";WHEN s02=>STATE1<=s03;DENG<="00001000";WHEN s03=>STATE1<=s04;DENG<="00010000";WHEN s04=>STATE1<=s05;DENG<="00100000";WHEN s05=>STATE1<=s0;DENG <="01000000";END CASE;ELSECASE STATE ISWHEN s0 => STATE<=s1;DENG<="00011000";WHEN s1 => STATE<=s2;DENG<="00111100";WHEN s2 => STATE<=s3;DENG<="01111110";WHEN s3 => STATE<=s4;DENG<="";WHEN s4 => STATE<=s5;DENG<="01111110";WHEN s5 => STATE<=s6;DENG<="00111100";WHEN s6 => STATE<=s7;DENG<="00011000";WHEN s7 => STATE<=s0;DENG<="00000000";END CASE;END IF;END IF;END PROCESS;END A;【仿真波形及分析】1.仿真波形(1)单点移动式（2）幕布式（3）复位信号2.波形分析（1）单点移动式由图可以看出，当A为0时程序实现单点移动功能，如图所示DENG[7]开始亮，之后依次为DENG[6], DENG[5], DENG[4], DENG[3], DENG[2],DENG[1], DENG[0],然后DENG[1]也开始亮，依此类推，实现了功能要求（2）幕布式由图可以看出，当A为1时，如图所示，先是中间的两个灯DENG[4], DENG[5]亮，然后扩展到四个灯亮DENG[3]至DENG[6]亮，接下来是DENG[2]~DENG[7]亮，最后全亮，接着DENG[2]~DENG[7]亮，继而循环下去。

北邮大二下数电实验报告

北邮大二下数电实验报告

邮电大学数字电路与逻辑设计实验学院：班级：：学号：班序号：实验一一、实验名称Quartus II 原理图输出法设计（一）半加器二、实验任务要求用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。

三、设计思路和过程◎设计思路半加器电路是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。

数据输入：被加数AI、加数BI数据输出：半加和SO、进位CO◎设计过程(1)列出真值表01 1 010 1 0110 1*表中两个输入是加数AI和BI，输出有一个是和SO，另一个是进位CO。

(2)根据真值表写出输出逻辑表达式该电路有两个输出端，属于多输出组合数字电路，电路的逻辑表达式如下：AI=。

所以，可以用一个两输入异或门和一个两输入与门CO⋅SO⊕BIAI=,BI实现。

◎实验原理图四、仿真波形图及分析根据仿真波形对比半加器真值表，可以确定电路实现了半加器的功能。

但我们也可以发现输出SO出现了静态功能冒险，要消除该冒险可以加入相应的选通脉冲。

（二）全加器二、实验任务要求用实验容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。

三、设计思路和过程◎设计思路全加器与半加器的区别在于全加器有一个低进位CI，从外部特性来看，它是一个三输入两输出的器件。

◎设计过程(1)全加器的真值表如下*其中AI 为被加数，BI 为加数，CI 为相邻低位来的进位数。

输出本位和为SO ，向相邻高位进位数为CO 。

(2)根据真值表写出逻辑表达式：CI BI AI SO ⊕⊕=,BI AI CI BI AI CO ⋅+⋅⊕=)(根据逻辑表达式，可以知道只要在半加器的基础上再加入一个异或门、一个两输入与门和两输入或门即可实现全加器。

◎实验原理图。

北邮数电综合实验报告

北邮数电综合实验报告

北京邮电大学数字电路与逻辑设计实验学院：信息与通信工程学院班级： 2013211127 作者：薄士宁学号： 2013212543 ____一．实验名称和任务要求LED 点阵风扇的设计与实现基本要求：1、用8×8 点阵模拟风扇转动，并采用双色点阵显示。

2、风扇转动方式如图1 所示，包括四个点阵显示状态并按顺序循环显示。

风扇转动速度根据环境温度分为4 档，其中1 档的四个显示状态之间的切换时间为2 秒，2 档为1 秒，3 档为0.5 秒，4 档为静止不动。

图1 点阵模拟风扇转动示意图3、环境温度通过2 个BTN 按键设置，一个用来增加，一个用来减少，温度可设置范围为10℃～40℃，温度精度为1℃，并用两个数码管进行温度显示。

风扇根据不同的温度自动采用不同的转动速度，其中20℃～24℃对应1档，25℃～29℃对应2 档，30℃～40℃对应3 档，10℃～19℃对应4 档，用一个数码管显示档位。

4、定时模式：在风扇不同转动速度下，可以通过按键切换进入定时模式。

定时时间可设置范围为20～59 秒，采用两个数码管进行倒计时显示，当倒计时结束后，风扇状态保持静止不动。

5、设置开关键。

风扇开机初始状态为20℃、1 档，并有不小于5 秒的开机音乐。

关机状态为点阵全灭。

提高要求：1、设计LED 风扇的其他工作模式。

2、利用实验板上的温度传感器代替按键直接获取温度数据，实现对LED 风扇四档转速的自动控制。

3、用数码管实时显示温度传感器的温度数据，精度为0.1℃。

4、自拟其他功能。

二．基本思路根据实验要求，画出总的原理图。

实验的基本要求，即8×8双色点阵模拟风扇转动、风扇转动分四个档位（每个档位对应“四种”状态）、通过环境温度控制档位的自动选择、设计定时模式、开关机状态。

为了实现这些既定要求，设计出了温度控制模块、倒计时控制模块、音乐控制模块、点阵风扇模块、数码管显示模块等，通过对时钟的分频、加减法计数器、数据选择器等的运用，来实现上述功能。