版图设计考试重点

1.集成电路：IC是通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互连，“集成”在一块半导体晶片上，封装在一个外壳内，执行特定电路或系统功能的一种器件。

2.集成电路设计：根据电路功能和性能要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积、降低成本、缩短周期以保证全局优化，设计出满足需求的集成电路。其最终输出结果是掩膜版图，通过制版和工艺流片得到所需的集成电路。

3.

集成电路设计方法：

①全定制；

②半定制；

{四种设计方法：标准单元法（SC）、积木块法（BB）、门阵列法（GA）、门海法（SOC）}

③可编程逻辑器件（PROM、GAL、PLA、PAL、PLD、FPGA）。

三种方法的异同：

全定制：适宜于模拟电路，数模混合电路以及对速度、功耗、管芯面积、其它器件特性有特殊要求的场合；或者在没有现成元件库的场合。

半定制：适合于开发周期短、开发成本低、投资风险小的小批量数字电路设计。

可编程逻辑器件：适合于短开发周期，有一定复杂性和电路规模的数字电路设计。

积木块法与标准单元法的不同之处：①积木块既不要求等高，也不要求等宽，可根据最合理的情况单独进行版图设计。②它没有统一的布线通道，而是根据需要加以分配。

门海法：把由一对不共栅的P管和N管组成的基本单元铺满整个芯片（除I/O区外），基本单元之间无氧化隔离区，布线通道不确定，宏单元连线在无用器件区上进行。

4.版图是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示，版图与所采用的制备工艺紧密相关。

5.版图设计：根据逻辑电路功能、性能要求和工艺水平要求来设计光刻用的掩膜版图，是集成电路设计的最终输出。

6.布图规划：在一定约束条件下对设计进行物理划分，并初步确定芯片面积和形状、单元区位置、功能块的面积形状和相对位置、I/O位置，产生布线网格，还可以规划电源、地线以及数据通道分布。

7.布局：根据级别最低的功能块中各基本单元直接的连接关系或较高级别的功能块中各较小功能块之间的连接关系，分配各基本单元或较小功能块的位置，使芯片面积尽可能的小。

8.布线：进行单元间或功能块间的连接，合理分配布线空间，使布线均匀，布通率达到百分之百。

9.接触孔、通孔、焊盘的作用

接触孔（contact）：连接金属1与有源区或多晶硅

通孔（via）：各金属层之间的互连 焊盘（land/pad）：提供焊接点

10.根据工艺水平和经验积累，总结制定出的作为版图设计时必须遵循的一整套数据规则称为版图设计规则。一般都包含以下四种规则：(1) 最小宽度；(2) 最小间距； (3) 最小包围；(4) 最小延伸。

11.集成电路芯片代工厂：台积电（TSMC）、中芯国际（SMIC）、台联电（UMC）、三星（Samsung）。

12.天线效应：在反应离子刻蚀过程中，多晶硅材料像天线一样收集电荷，造成栅极氧化层击穿，MOS晶体管失效的现象被称为天线效应。

13.λ规则：版图设计的尺寸以λ为单位。λ为工艺尺寸的一半，如：3μ工艺的λ=1.5μm。

14.闩锁效应（Latch-up效应）：由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。

15.失配：测量所得的元件值之比与设计的元件值之比的偏差.

归一化的失配定义：

设X1, X2为元件的设计值，x1, x2为其实测值，则失配δ为：

11221121212xXxXXXXXxx

失配δ可视为高斯随机变量，其均值mδ为系统失配，其方差sδ为随机失配。

降低系统失配的方法：

元件单元整数比（降低工艺偏差和欧姆接触电阻的影响）

加dummy元件（保证周围环境的对称）

匹配元件间距离尽量接近

公用重心设计(减小梯度效应）

匹配元件与其他元件保持一定距离（减小扩散区的相互影响）

16. 版图验证与检查：

DRC：几何设计规则检查；

ERC：电学规则检查；

LVS：网表一致性检查；

POSTSIM：后仿真，产生测试向量。

17.等比例缩小规则：在电场强度和电流密度保持不变的前提下，MOS管的尺寸、电压和电流按相同比例缩小。（新工艺尺寸为旧工艺的1α）

若比例缩小因子为α，则

① 性能影响（新工艺的相关参数与旧工艺的比值）分别为：

阻抗（1）、功耗密度（1）、基本延迟时间（1α）、栅电容（1α）、饱和电流（1α）、直流功耗（1α2）、瞬态功耗（1α2）、速度功耗乘积（1α3）

② 连线分布参数的影响分别为：

线延迟（1）、线压降（1）、连线电容（1α）、串扰电容（1α）、连线电阻（α）、线电流密度（α）

18.下面3个晶体管版图的漏极面积SD与有效栅宽We之比：

21deDQWS； 3222dddeDQWQQWS ； 43deDQWS

漏极寄生电容优化最好的是“第三个图”

19．

设计两电阻比为R1:R2=1:1.5，作图说明降低系统失配的步骤1.单元整数比（2:3）2.均匀分布和公用重心3.加dummy元件R1R2R1R2R2R1R1R2dummydummy123设计两电阻比为R1:R2=1:1.5，作图说明降低系统失配的步骤1.单元整数比（2:3）2.均匀分布和公用重心3.加dummy元件R1R2R1R2R2R1R1R2dummydummy123

CMOS反相器的版图

21.

源漏可互换，将第二个、第四个器件左右翻转，两个B点彼此相对，两个A点彼此相对，两个晶体管之间更加靠近。 22.

23.

ACBCACABC将第一个。第二个晶体管原先独立的源漏区合并，这个合并的区域既可以是一个晶体管的源，同时也可以是另外一个晶体管的漏，继续合并直到所有的晶体管之间端点组接成对。这样不仅消除了晶体管之间的空间，而且，通过合并器件的相关部分使空间更节省。只要是相同的端点，任何两个相邻的晶体管都可以采用源－漏共用技术。ACBCACABC将第一个。第二个晶体管原先独立的源漏区合并，这个合并的区域既可以是一个晶体管的源，同时也可以是另外一个晶体管的漏，继续合并直到所有的晶体管之间端点组接成对。这样不仅消除了晶体管之间的空间，而且，通过合并器件的相关部分使空间更节省。只要是相同的端点，任何两个相邻的晶体管都可以采用源－漏共用技术。大尺寸MOS管的版图一般也采用并联结构，或称作梳状栅结构，并且相邻的MOS管共用源区或漏区。这种版图并联结构不但减小了版图面积而且减小了源端和漏端的耗尽层电容.

漏极D/源极S源极S/漏极D栅极G漏极D/源极S源极S/漏极D栅极G4叉指MOS管3叉指MOS管大尺寸MOS管的版图一般也采用并联结构，或称作梳状栅结构，并且相邻的MOS管共用源区或漏区。这种版图并联结构不但减小了版图面积而且减小了源端和漏端的耗尽层电容.

漏极D/源极S源极S/漏极D栅极G漏极D/源极S源极S/漏极D栅极G4叉指MOS管3叉指MOS管漏极D/源极S栅极G源极S/漏极D漏极D/源极S折叠式梳状栅MOS管版图示意对于大尺寸器件还可以采用折叠的方式以减小一维方向上的尺寸。漏极D/源极S栅极G源极S/漏极D漏极D/源极S折叠式梳状栅MOS管版图示意对于大尺寸器件还可以采用折叠的方式以减小一维方向上的尺寸。

24.

RRM2M1M1R12M212RRRM112M212（a）简单布局（b）同心布局两个叉指的差分对管版图RRM2M1M1R12M212RRRM112M212（a）简单布局（b）同心布局两个叉指的差分对管版图共质心设计•对于匹配十分关键的差分对，一定要求做到共质心•共质心的意思构建两个关于某一个中心点完全对称版图•这样的好处在x和y方向的工艺变化被抵消掉了•电容可以用两层多晶中间夹着一层二氧化硅来实现•主要的误差源是腐蚀过度和二氧化硅厚度变化。一般腐蚀过度是主要因素，可以通过增加面积来使误差达到最小化。为了使匹配达到最好，我们将前面晶体管匹配引用到电容中。共质心设计•对于匹配十分关键的差分对，一定要求做到共质心•共质心的意思构建两个关于某一个中心点完全对称版图•这样的好处在x和y方向的工艺变化被抵消掉了•电容可以用两层多晶中间夹着一层二氧化硅来实现•主要的误差源是腐蚀过度和二氧化硅厚度变化。一般腐蚀过度是主要因素，可以通过增加面积来使误差达到最小化。为了使匹配达到最好，我们将前面晶体管匹配引用到电容中。寄生优化设计•大尺寸晶体管的版图梳状折叠寄生优化设计•大尺寸晶体管的版图梳状折叠