74hc165工作原理

74HC164引脚图与中文资料

8 位串入、并出移位寄存器

1. 概述

74HC164、74HCT164 是高速硅门 CMOS 器件，与低功耗肖特基型 TTL (LSTTL) 器件的引脚兼容。74HC164、74HCT164 是 8 位边沿触发式移位寄存器，串行输入数据，然后并行输出。数据通过两个输入端（DSA 或 DSB）之一串行输入；任一输入端可以用作高电平使能端，控制另一输入端的数据输入。两个输入端或者连接在一起，或者把不用的输入端接高电平，一定不要悬空。

时钟 (CP) 每次由低变高时，数据右移一位，输入到 Q0， Q0 是两个数据输入端（DSA

和 DSB）的逻辑与，它将上升时钟沿之前保持一个建立时间的长度。

主复位 (MR) 输入端上的一个低电平将使其它所有输入端都无效，同时非同步地清除寄存器，强制所有的输出为低电平。

2. 特性

•门控串行数据输入

•异步中央复位

•符合 JEDEC 标准 no. 7A

•静电放电 (ESD) 保护：

·HBM EIA/JESD22-A114-B 超过 2000 V

·MM EIA/JESD22-A115-A 超过 200 V 。

•多种封装形式

•额定从 -40 °C 至 +85 °C 和 -40 °C 至 +125 °C 。

3. 功能图

图 1. 逻辑符号

图 2. IEC 逻辑符号

图 3. 逻辑图

图 4. 功能图

4. 引脚信息

图 5. DIP14、SO14、SSOP14 和 TSSOP14 封装的引脚配置

引脚说明

符号 引脚 说明

DSA 1 数据输入

DSB 1 数据输入 Q0~Q3 3~6 输出

GND 7 地 (0 V)

CP 8 时钟输入（低电平到高电平边沿触发）

74hc165 电平标准

740HC165是一种8位移位寄存器，它常用于电子设备中的数据输入和输出。在设计和使用电子电路中，了解和理解其电平标准是非常重要的。

首先，让我们来了解一下何为电平标准。在电子领域中，电平标准用来定义不同电压值所代表的逻辑状态，例如高电平表示1，低电平表示0。电平标准是为了保证不同设备和电路之间的互操作性以及通信的可靠性。

740HC165的电平标准和逻辑电平定义如下：

1.电源电压：740HC165的工作电压范围通常为2V至6V。这意味着电路在这个电压范围内工作时，可以正常执行其功能。

2.逻辑高电平：对于输入信号而言，当输入电压高于特定阈值电压（通常称为ViH）时，电路将识别为逻辑高电平。在740HC165中，典型的ViH电平为0.7VCC，其中VCC是电路的电源电压。也就是说，如果输入电压高于0.7VCC，电路将被视为处于逻辑高电平。 3.逻辑低电平：对于输入信号而言，当输入电压低于特定阈值电压（通常称为ViL）时，电路将识别为逻辑低电平。在740HC165中，典型的ViL电平为0.3VCC，其中VCC是电路的电源电压。也就是说，如果输入电压低于0.3VCC，电路将被视为处于逻辑低电平。

4.输出电平：对于输出信号而言，当输出电压高于特定阈值电压（通常称为VOH）时，电路将输出逻辑高电平。在740HC165中，典型的VOH电平为0.9VCC，其中VCC是电路的电源电压。相反，当输出电压低于特定阈值电压（通常称为VOL）时，电路将输出逻辑低电平。在740HC165中，典型的VOL电平为0.1VCC，其中VCC是电路的电源电压。

总结一下，740HC165的电平标准意味着输入电压高于0.7倍的电源电压将被视为逻辑高电平，低于0.3倍的电源电压将被视为逻辑低电平。对于输出电平而言，高于0.9倍的电源电压将输出逻辑高电平，低于0.1倍的电源电压将输出逻辑低电平。

了解电平标准对于正确设计和使用电子电路至关重要。使用不正确的电平标准可能会导致电路的不稳定或不可靠性。因此，在应用中确保输入输出信号的电压符合740HC165的电平标准是非常重要的。 在实际应用中，为了确保电路的可靠性，建议在操作740HC165之前，先进行输入输出电平的适配和转换。例如，如果输入电压超出标准范围，可以使用适当的电平转换电路将其转换到标准范围内。同样，如果输出电平不能满足外部设备或其他电路的要求，也可以使用适当的电平适配电路进行转换。

（31条消息）74HC165级联电路篇（三）

74HC165其实和74HC595一样，也有级联功能，74HC595级联在前面已经整理过，这里说下74hc165的级联。

前面基础篇也讲到74HC165是个并行输入转串行输出的逻辑芯片，该芯片除了串行输出外还有一个串行输入引脚，74HC165的级联功能就使用到这个串行输入引脚，也就是引脚10（DS）：

下面就讲下74HC165级联的原理：

从前面的两篇74HC165文章知道，74HC165并行转串行是通过移位寄存器实现的，当PL为低电平时，并行数据（8bit）进入移位寄存器，当PL为高时，进入移位寄存器的数据就从DS引脚进入寄存器，然后在每个时钟的上升沿往输出引脚Q7移一位。根据这个原理，只要把输出Q7（引脚9）连到下一级74HC165的DS引脚（引脚10）即可实现级联功能，如下图：

最后再以图文并茂的方式总结下74HC165级联后的工作过程，如下图： 74HC165的级联电路就整理到这里，下一篇是级联的编程，总结下如何读取74HC165级联的数据。

74ls165工作原理

74LS165是一款逐位移位寄存器，它可以将8位的输入数据进行并行转换，输出到8位的串行数据线上。下面我们来了解一下74LS165的工作原理。

让我们了解一下74LS165的引脚和功能。

引脚|功能

-|-

1|GND

2A|串行数据输入

2B|并行数据输入

3|时钟输入

4-11|并行数据输出

12|输出使能

13-16|电源电压

1.并行数据输入与串行数据输入的选择

在74LS165中，可以通过引脚2A和2B选择并行输入或串行输入。当2A引脚被使能时，串行数据输入被禁用，只有并行数据输入被使用。当2B引脚被使能时，串行数据输入被启用。

2.时钟输入

时钟输入引脚（引脚3）接收到一个高电平脉冲时，输入的数据就会进行一次并行转换，然后被输出到串行数据线上。

3.并行数据输出

在74LS165中，有8个并行数据输出引脚（引脚4-11），这些引脚输出并行转换后的8位数据。当时钟输入引脚接收到高电平脉冲时，输入的数据被放入寄存器中，并且寄存器的输出被更新。

在74LS165中，也有一个串行数据输出引脚（引脚2A）。这个引脚在并行输入模式下不起作用，但在串行输入模式下，输出的数据是串行输入的数据。 5.输出使能

输出使能引脚（引脚12）用于控制输出数据。当输出使能被禁用时，无法从并行数据输出引脚和串行数据输出引脚中读取数据。除了了解74LS165的工作原理外，还有一些注意事项需要我们关注。

首先是和时钟的相关问题。在使用74LS165时，时钟输入必须关注到其稳定性和精确度。如果时钟信号不稳定或者精度不够，将会影响到转换数据的准确性和精度。

其次是和输入电平的相关问题。对于74LS165，它的输入电平应该在规定范围之内，否则会对其正常工作产生影响。当输入电平过高时，就会超出芯片的工作范围，导致器件失效。而当输入电平过低时，芯片不能正常工作。