一种基于FPGA的PWM脉冲发生器设计

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第29卷第2期 VO1.29 NO.2 湖 北 工 业 大 学 学 报 Journal of Hubei University of Technology 2O14年O4月 Apr.2014 

[文章编号]1003—4684(2014)02—0048~04 

一种基于FPGA的PWM脉冲发生器设计 

俞晨光,席自强,李开成,周世平 

(湖北工业大学电气与电子工程学院,湖北武汉430068) 

[摘要]针对级联多电平静止同步补偿装置,采用基于不对称规则采样的SPWM脉冲的生成方法,并研制了基于 可编程逻辑门阵列(FPGA)实现的PWM脉冲发生器。以级联多电平3链节H桥静止同步补偿发生器(STAT— 

COM)为例,分析了不对称规则采样的脉冲生成方式,介绍脉冲发生器的基本原理和结构以及实现方法。在保证输 出电压波形不对称性得到改善的同时,该PWM发生器也简化了电路的设计,提高了系统的可靠性。 [关键词]级联H桥;多电平静止同步补偿发生器;现场可编程门阵列器件 

[中图分类号]TM464 [文献标识码]:A 

正弦脉宽调制技术(SPWM)是电力电子技术 

中的一个很重要的组成部分,对提高电力电子装置 

性能起到关键性的作用。应用于级联H桥型结构 

的变换器的众多开关调制策略中,载波相移正弦脉 

宽调制(CPS—SPWM)技术由于具有等效开关频率 

高、输出电压谐波含量小、信号传输带宽以及控制方 

法简单等而被广泛应用。针对SPWM的实现方法 

主要有自然采样法和规则采样法,其中规则采样法 

在数字控制中应用较多,实现简单。规则采样法又 

分为对称和不对称规则采样,文献E13通过实验得出 

结论:不对称规则采样法的CPS—SPWM脉冲生成 

方法,相对对称规则采样法装置的输出电压的基波 

分量延时缩小一半,幅值有所提高,波形的不对称性 

也有所改善,并且没有增加开关的频率和计算工作 

量。 

随着多电平技术的发展,对脉宽调制用的控制 

芯片提出了更高的要求,而市场上已有一些专用的 

控制芯片要么频率难以满足IGBT等的需求,要么 

能提供的PWM发生器有限。对于多电平变换器, 

这些芯片会造成电路设计复杂,难以完成同相功率 

器件的同步触发。现场可编程门阵列(field pro— 

grammable gate array,FPGA)的出现为PWM的 

实现提供了更灵活的实现方法。文献[2]提出用 

DSP和FPGA联合来生成24路PWM波形发生 

器,理论基础是载波相移SPWM技术,本文在其基 

础上详细分析了不对称规则采样的脉冲生成时序, 

并在FPGA中仿真实现。 1 不对称规则采样生成SPWM算法 

不对称规则采样法与对称规则采样法的区别主 

要在于,后者是在每个三角波的谷值时候对正弦调 

制波数据进行采样,一个三角载波周期采样一次,而 

不对称规则采样是在三角波的谷值和峰值处都进行 

采样,即每个三角载波周期采样两次,相比较而言生 

成的阶梯波与正弦调制波的逼近程度更佳,而且并 

没有加开关的频率和计算工作量。不对称规则采样 

法生成SPWM波见图1 E引。 

一 

I 、t— | I I/I I/II I I \ I I , Y l I・ T‘—=_+ I I I I I厂1I— ! 一 

f 

图1 不对称规则采样法原理图 

图1中T 为一个三角载波的周期,U 和 分 

别为正弦调制波和三角载波,在t 三角波峰值时刻 

对正弦调制波进行采样得C点,过C点做一水平直 

线与三角载波交于A点得到时刻t ,在t。三角波谷 

[收稿日期]2013~10—30 [作者简介]俞晨光(1987一),男,湖北武汉人,

湖北工业大学硕士研究生,研究方向为电力系统无功功率补偿 第29卷第2期 俞晨光,等 一种基于FPGA的PWM脉冲发生器设计 49 

值时刻再对正弦调制波进行采样得D点,过D点做 

一水平直线与三角载波交于B点得到时刻te。在 

一个三角载波周期内作比较,当 ,大于 时,输出 

高电平;当U 小于U 时,输出的则是低电平。由图 

1三角形相似可得以下关系式: 

一 (1+Msin∞£c), (1) 

£ 一竿(1+Msin(U D) (2) 

生成的SPWM波脉冲宽度 

t o.t onl 1+ M(Sin +sin毗)] j型 坚一 

2 O.4 0.6 0.8 1.0 1.2 1.6 1.8 2.O f/us 

图3 SPWM脉冲生成方式图 

3 基于FPGA的不对称规则采样 

PWM脉冲发生器 

(3) 3.1 PWM脉冲发生器总体构成 

2级联装置的SPWM脉冲生成方式 

图2为一个单相级联H桥型STATCOM的主 

电路结构图,根据SPWM脉冲生成的三相对称性, 

现以一相为例来分析,为了分析方便,取级联单元数 

N一3,即为一个单相的七电平STATC0M。图中 

所示的D 。、D 、D 。、D (z一1,2,3)分别为各单 

元左桥臂上、下和右桥臂上、下IGBT开关器件;“ 、 

“ 、U。为各单元交流侧的输出电压; 为装置输出总 

电压;U出为各单元直流侧电压_4]。 

Link 1 : 

Link 2 : 

Link 3 U 

图2 级联H桥STATC()M单相主电路结构图 

装置采用基于CPS-SPWM的单极性开关调制 

方法,实现方法为不对称规则采样法。以图2为仿 

真模型得到的CPS-SPWM法的仿真波形见图3,图 

中三个频率为500 Hz的三角载波以2兀/3的相位差 

互相错开,由于正弦调制波频率为50 Hz,从图中也 

可以看出一个调制波周期中共有1O个三角载波与 

之比较产生PWM波_5_6],比较原则和图1所示的 

不对称规则采样法一致。 本文是以一个简化的单相三链节STATCOM 

为例,故该PWM波形发生器由6个两路PWM通 

过相移构成。在这个DSP+FPGA的构架中,DSP 

的作用是采样,然后将数据和地址通过外设接口 

XINTF传输至FPGA的I/O口,并且为FPGA提 

供时钟输入,使得DSP和FPGA的时钟能够得到同 

步。 

图4为基于FPGA的PWM波形发生器的系 

统框图。从图中可知,该发生器的主要构成部分有 

数据锁存器,相移载波发生器、比较产生PWM波形 

的PWM模块和最后的死区设定。每个模块的设计 

和仿真都是在软件平台Quartus II 9.1上进行的。 

数据 线 Altera CyclonelV EP4C1 0FPGA 

}马 

图4基于FPGA的PWM波形发生器系统框图 

3.2相移载波发生器模块 

从图4可以看出相移载波发生模块接收来自 

DSP的时钟输入,并向DSP的CAP口发送低电平 

开始进行数据采样[7]。从模块中输出三角载波与正 

弦调制波进行比较输出PWM波形。图5为相移载 

波发生器的外部原理图。 

图5 相移载波发生器模块 O 8 6 4 2 0 2 4 6 8。。 1 O O O O 0 O O Ol 

死区发生器 几 

≤暮模块 5O 湖 北 工 业 大 学 学 报 2014年第2期 

对于单相七电平STATcOM,相移载波发生器 

共需要发出6组对应的6个桥臂,并且发出的 

PWM波形对应的是左桥臂的D 管和右桥臂的 

D 管( 一1,2,3),通过死区模块最后生成另外两 

个开关管的PWM波形。由于采用载波相移正弦脉 

宽调制方式,因此这6组三角载波有三组是以2 /3 

的相位错开,与正弦调制波比较后输出的是左桥臂 

的D ( =1,2,3)管的PWM波形,而另外三组则 

是与对应相位相反的三角载波,与同一个正弦调制 

波比较后输出右桥臂的D ( 一1,2,3)管的PWM 

波形。 

图5中outl[11..03~out3一n[11..03为输出的 

三角载波数据,outcap为输出给DSP的CAP口低 

电平开始采样使能信号,outr为输出到数据锁存器 

的正弦调制波数据更新信号,采样时序符合图1中 

的不对称规则采样,clk为DSP输入的时钟。 

3.3数据锁存器模块 

图6所示为数据锁存器模块,inw为DSP发送 

过来的写数据信号,当这个信号为低电平的时候,锁 

存器模块就写入数据然后锁存住,当载波发生器模 

块向其发送inr的数据更新信号时,锁存器模块便 

根据DSP发送过来的地址in2[3..o3向最后比较输 

出PWM波形的PWM模块中对应的链节发送调制 

波数据outl、out2、out3。 

data latch 疆蘩 落罄 鬻 露霉鬣鼍 簪薯魏 InW INPUT lnr lNPUT in213..0】 INPUT in1[11..01 INPUT out1【11..0】 OUTPUT out2[11..0】 OUTPUT out3[1 1..0】 OUTPUT 

图6数据锁存器 

3.4 PWM比较输出模块 

图7所示为PWM比较输出模块图中i 1、i 

2、i n3为对应左桥臂的D 管( 一1,2,3)的三角 

载波数据输入,与输入的正弦调制波数据sin1、 

sin2、sin3比较,当inx的幅值小于sinx(z一1,2,3) 

的值时,输出高电平,否则输出低电平;inl_n、 

in2_n、in3_n为对应右桥臂的D 管(z一1,2,3)的 

三角载波输入,与输入的正弦调制波数据sinl、 

sin2、sin3比较,当inx— 的幅值与sinx的幅值之 

和大于N(N为三角载波计数最大值)时,输出高电 

平,否则输出低电平。outl~6为级联H桥6个桥 

臂的PwM脉冲输出。 图7 PWM输出模块 

3.5死区发生器模块 

图8所示为死区发生模块,inl~in6为PWM 

比较输出模块输出的6个桥臂PWM脉冲,经过死 

区发生模块最后输出的out1一Y~out3一 ( 一1, 

2,3)为对应三个链节每个H桥四个开关管的PWM 

脉冲。 

dead zone | 鬣l 鬣 l 鏊 clk INPUT in1 INPUT in2 INPUT in3 INPUT in4 INPUT in5 INPUT in6 INPUT out1 1 OUTPUT out1 2 OUTPUT out2 1 OUTPUT out2 2 OUTPUT out1 3 OUTPUT out1 4 OUTPUT 

图8死区发生模块 

4仿真及实验结果 

图9、图1O为在QuartuslI软件上仿真后的一 

个链节的PWM脉冲驱动波形和对应死区设置, 

Link1—1和Link1—2为图2中一个H桥左桥臂上下 

开关管的驱动波形,Linkl一3和Linkl一4为对应右 

桥臂的上下开关管的驱动波形,死区时间设置约为 

2 s。一个桥臂的驱动波形的实验结果见图l1和 

12 

图9

一个链节的PWM脉冲驱动波形