EDA实验报告

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实验二 两位十六进制计数器

一、 实验目的

1、 持续熟习 Quartus 环境

2、 娴熟掌握 VHDL语言设计流程

3、 认识 Verilog 语言的基本使用

4、 熟习 DE2开发板上的时钟信号就 LED显示器的使用

二、 实验任务

1、 达成第三章最后的实例,用 7 段数码管显示两位 16 进制数, clk 输入用

FPGA上的 50M信号

2、 用 Verilog HDL实现 SW输入 4 位二进制数, 用 7 段数码管按十进制显示输出同时用 LED灯显示

三、 实验步骤

1、用 VHDL实现两位 16 进制计数器

(1) 新建 VHDL源文件,命名为,设计实现一位 16 进制计数器,其代码如

图 2-1 所示。

图 2-1 图 2-2

(2) 新建 VHDL源文件,命名为 vhdl2s ,设计实现七段数码管译码器,其

代码如图 2-2 所示

(3) 新建 VHDL源文件,命名为 fenpin ,设计实现分频电路,将输入的

50MHz 的时钟信号变成 1Hz的时钟信号,其代码如图 2-3 所示

图 2-3 图 2-4

(4) 新建 VHDL源文件,命名为 my_pkg,将上三步实现的原件例化到 my_pkg

程序包中,方便此后使用,其代码如图 2-4 所示。

(5) 新建 VHDL源文件,命名为 counter16 ,利用已经例化的三个原件实现

两位 16 进制计数器及输出到七段数码管显示的电路(如图 2-5 ),保

存后将其设置为顶层文件,编译查察能否有错误。

图 2-5

(6) 新建波形文件,给予每个输入端口某种输入信号,保留波形文件,进行功能仿真,察看输出端波形与输入信号关系能否正确。若不正确,查找问题所在并解决问题;若正确,则进行管脚分派,分派完成后再编译一次使分派奏效,连结 DE2开发板到电脑,将文件下载到开发板进行考证。

2、用 Verilog 实现十进制数显示

(1) 新建 Verilog 源文件,实现 SW输入 4 位二进制数,用 7 段数码管按

十进制显示输出同时用 LED灯显示,代码如图 2-6 所示

图 2-6

(2) 编译成功后,新建波形文件,给予每个输入端口某种输入信号,保留波形文件,进行功能仿真,察看输出端波形与输入信号关系能否正确。若不正确,查找问题所在并解决问题;若正确,则进行管脚

分派,分派完成后再编译一次使分派奏效,连结 DE2开发板到电脑,将文件下载到开发板进行考证。

四、 实验现象

1、 两位 16 进制计数器代码下载到开发板以后, 会看到 1 号和 0 号七段数码

管每隔 1 秒就显示一个数字,从 00 到 FF,循环往复。

2、 将显示十进制数程序下载到开发板,拨动 SW3~0,与之对应的红色 LED 灯就会亮起, 5 号和 4 号七段数码管显示与这个二进制数对应的十进制数。

中国石油大学(华东)

实 验 报 告

课题名称 EDA设计

实验项目名称 实验二 两位十六进制计数器

专业 计算机科学与技术

姓名 孙文吉