第三章 - 双极型集成电路的工艺与版图设计
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集成电路工艺基础及版图设计
氧化环境中使硅表面发生氧化, 生成SiO2 薄膜。
滤气 球 O2
流量 控制
二通
温度 控制
硅片 氧化 炉
石英 管 温度 控制
图2 - 1 热氧化示意图
❖
根据氧化环境的不同， 又可把热
氧化分为干氧法和湿氧法两种。 如果氧
化环境是纯氧气， 这种生成SiO2薄膜的 方法就称为干氧法。 干氧法生成SiO2薄 膜的机理是： 氧气与硅表面的硅原子在
（2 -4）
SiH4+2O2→SiO2↓+2H2O
❖ 2.2.2 掺杂工艺
❖
集成电路生产过程中要对半导体
基片的一定区域掺入一定浓度的杂质元
素， 形成不同类型的半导体层， 来制作
各种器件， 这就是掺杂工艺。 由此可见，
掺杂工艺也是一种非常重要的基础工艺。
掺杂工艺主要有两种： 扩散工艺和离子
注入工艺。
间测试之前的所有工序。 前工序结束时，
半导体器件的核心部分——管芯就形成了。
前工序中包括以下三类工艺：
❖
（1） 薄膜制备工艺： 包括氧化、工艺： 包括离子注入和
扩散。
❖
（3） 图形加工技术： 包括制版和
❖
2) 后工序
❖
后工序包括从中间测试开始到器
❖
1. 扩散工艺
❖
物质的微粒总是时刻不停地处于
❖
扩散的机理有两种： 替位扩散和
填隙扩散。 在高温的情况下， 单晶固体
中的晶格原子围绕其平衡位置振动， 偶
然也可能会获得足够的能量离开原来的
位置而形成填隙原子， 原来的位置就形
成空位, 而邻近的杂质原子向空位迁移，
这就是杂质的替位扩散方式。 杂质原子
双极型集成电路PPT课件
2021/1/3
29
电路的特点是：
➢ 输入级：当输出端由低电平转向
R1
R2
R4 VCC
高电平时，也就是T1由正向导通转
向反向导通、T2由截止转向导通的 A
过程，在此过程中T1可反抽T2基区 中的过剩载流子，使电路的平均传 输延迟时间tpd下降，从而提高了
C2
T4
T1
T2
D1
E2
R3
D2 Y
T5
电路的工作速度。
2021/1/3
t t
25
• 平均传输延迟时间tpd
导通延迟时间tPHL ：输入波形上升沿的50%幅值处到 输出波形下降沿50% 幅值处所需要的时间，
截止延迟时间tPLH：从输 入波形下降沿50% 幅值
处到输出波形上升沿
50% 幅值处所需要的时
间，
平均传输延迟时间tpd：
t
pdt
P
LHt 2
P
HL
1.4V B1
A B C
VOH=5V
IC1 B2
0.7V
IB1=(VCC-VB1)/R1 =5V-1.4V/4K=0.9mA ∴ IB2≈0.9mA
T2管的发射结正偏 1）集电结反偏,工作在正向工作区 2)集电结正偏，则工作在饱和区
14
假设T2管工作在正向放大区
IB2≈0.9mA ßF=20
IC2=ßFIB2=18mA
高噪声容限
NML=VIL(max)-VOL(max) 噪声
低噪声容限
有效低电平输出
VOL(max)
2021/1/3
VOL(max)<VIL(max) VIH(min)<VOH(min)
噪声幅值< VIL(max)V噪O声L(m幅ax)值< VOH(min)-VIH(min)
第三章 双极型逻辑电路的版图设计
电学特性
直流电流放大系数（基区宽度、发射区浓度、 表面复合）
特征频率
衬底PNP管
应用上受限制
3.5 集成二极管、SBD和肖特 基晶体管
3.5.1集成二级管
六种类型的二极管（图3-13、图3-14） 不增加IC的工序，且设计二级管的特性多样化 最常用的为BC结短接的晶体管作为二极管
外延层体电阻（图3-31）
一种能承受高工作电压的高值电阻 R=ρcL/(DW)，外延层电阻率：ρc 2kΩ/□，适用于做几十千欧姆的电阻，温度
系数高
离子注入电阻器 ✓ 注入硼
能精确控制在500 Ω/□~200kΩ/□范围内 温度系数较小，比基区扩散电阻低4倍
✓ 注入n型杂质 500 Ω/□~1kΩ/□
接地孔尽可能开大些
沿隔离槽走线，多开孔 电源孔也应尽可能开大些（短而宽） 集电极等扩磷孔应比其他接触孔大
铝条适当盖住接触孔
过载能力，避免使用易损坏的元件
确定光刻的基本尺寸。
最关键的是发射极接触孔的尺寸和套刻间距
最小图形就是发射极接触孔的宽度
举例：
外延层电阻率、外延层厚度、集电结结深、隐埋薄 层电阻、基区薄层电阻、发射区薄层电阻、发射去 接触孔尺寸、基区接触孔尺寸、集电区接触孔宽度、 电阻条宽度、铝条覆盖接触孔、铝条宽度、铝条间 距、发射区和基极间距、接触孔距基极和发射极间 距、接触孔距集电极和隔离槽的距离、相邻电阻条 间距、压焊块尺寸、压焊块之间间距
见49页图3-8~3-12（集成NPN晶体管常 用图形）
单发射极、单基极、单集电极版图
发射区的有效长度较短 -> IEmax较小 面积较小，具有较高的特征频率 单基极基区电阻大
双基极条形版图
允许通过的最大电流较大 特征频率较低，最高振荡频率较高
直流电流放大系数（基区宽度、发射区浓度、 表面复合）
特征频率
衬底PNP管
应用上受限制
3.5 集成二极管、SBD和肖特 基晶体管
3.5.1集成二级管
六种类型的二极管（图3-13、图3-14） 不增加IC的工序，且设计二级管的特性多样化 最常用的为BC结短接的晶体管作为二极管
外延层体电阻（图3-31）
一种能承受高工作电压的高值电阻 R=ρcL/(DW)，外延层电阻率：ρc 2kΩ/□，适用于做几十千欧姆的电阻，温度
系数高
离子注入电阻器 ✓ 注入硼
能精确控制在500 Ω/□~200kΩ/□范围内 温度系数较小，比基区扩散电阻低4倍
✓ 注入n型杂质 500 Ω/□~1kΩ/□
接地孔尽可能开大些
沿隔离槽走线，多开孔 电源孔也应尽可能开大些（短而宽） 集电极等扩磷孔应比其他接触孔大
铝条适当盖住接触孔
过载能力，避免使用易损坏的元件
确定光刻的基本尺寸。
最关键的是发射极接触孔的尺寸和套刻间距
最小图形就是发射极接触孔的宽度
举例：
外延层电阻率、外延层厚度、集电结结深、隐埋薄 层电阻、基区薄层电阻、发射区薄层电阻、发射去 接触孔尺寸、基区接触孔尺寸、集电区接触孔宽度、 电阻条宽度、铝条覆盖接触孔、铝条宽度、铝条间 距、发射区和基极间距、接触孔距基极和发射极间 距、接触孔距集电极和隔离槽的距离、相邻电阻条 间距、压焊块尺寸、压焊块之间间距
见49页图3-8~3-12（集成NPN晶体管常 用图形）
单发射极、单基极、单集电极版图
发射区的有效长度较短 -> IEmax较小 面积较小，具有较高的特征频率 单基极基区电阻大
双基极条形版图
允许通过的最大电流较大 特征频率较低，最高振荡频率较高
《双极型制作工艺》课件
02
03
合金化
刻蚀
将不同材料的薄膜进行处理， 使其形成合金，以获得更好的性 能。
利用热处理过程中的化学反应， 对薄膜进行刻蚀，以形成微米或 纳米级别的图案和结构。
04 双极型制作工艺的优缺点
优点
高速度
双极型制作工艺能够实现高速的电路操作， 从而提高整体的工作效率。
高可靠性
由于其稳定的性能和较长的寿命，双极型制 作工艺被认为具有高可靠性。
将完成的双极型器件进行封装 ，并进行性能测试。
制作后的检测与调试
性能检测
使用专业设备对双极型器件进行电学性能检 测，如电流、电压、电阻等。
稳定性测试
对器件进行长时间工作测试，检查其稳定性 。
调试与优化
根据检测结果，对器件进行必要的调试和优 化，以提高性能。
文档整理
整理制作过程中的相关数据和文档，形成完 整的工艺记录。
功耗不均匀
在某些情况下，双极型制作工艺的功 耗可能会不均匀，影响其性能。
对温度敏感
双极型制作工艺对温度比较敏感，温 度变化可能会影响其性能和稳定性。
05 双极型制作工艺的发展趋 势与未来展望
新型双极型材料的研发
总结词
新型双极型材料的研发是双极型制作工艺的重要发展方向，旨在提高性能、降 低成本并拓展应用领域。
详细描述
随着科技的不断发展，新型双极型材料的研发成为双极型制作工艺的重要方向 。这些新型材料具有更高的性能、更低的成本和更广泛的应用前景，为双极型 制作工艺带来了新的发展机遇。
制作工艺的改进与优化
总结词
不断改进和优化双极型制作工艺是提高产品质量和降低生产成本的关键。
详细描述
双极型制作工艺的改进与优化对于提高产品质量、降低生产成本和提升市场竞争力至关重要。通过不断的技术创 新和工艺改进，可以提升双极型材料的性能、稳定性和可靠性，满足不断变化的市场需求。
双极型集成电路制造工艺
双极型集成电路（Bipolar）制造工艺双极集成电路基础有源器件：双极晶体管无源器件：电阻、电容、电感等双极IC：数字集成电路、模拟和微波集成电路特点：速度快、稳定性好、负载能力强新型双极晶体管：异质结双极晶体管多晶硅发射极双极晶体管B E C•埋层•外延层•隔离区•基区•发射区和集电区•金属化PN结隔离的NPN晶体管•钝化层•几个概念–有源区:硅片上用于制造元器件的区域–场区:没有制作元器件的区域•埋层•外延层•隔离区•基区•发射区和集电区•金属化•钝化层介质(厚氧化层)隔离的NPN晶体管如何制造双极晶体管？双极晶体管是基于平面工艺，在硅表面加工制造出来的元器件隔离方法：PN结隔离、PN结对通隔离、介质—PN结混合隔离、全介质沟槽隔离PN结隔离PN结对通隔离轻掺杂的外晶体管延层PNP晶体管(横向PNP和衬底PNP)C EN C EB B P PP P横向PNP晶体管B EP CN+N+ N-epiP-subs衬底PNP晶体管pn结隔离SBC结构工艺流程pn结隔离SBC结构工艺流程n+埋层的设计n+埋层的两个作用①减小晶体管收集区串联电阻②减弱寄生PNP管效应考虑二个要点①选固溶度大的杂质以减小埋层的电阻率②选扩散系数小的杂质以减小后续高温工艺中n+埋层向外延层的扩散外延生长的设计外延层电阻率隔离区的设计z确保p+隔离扩散穿透整个n型外延层,和p型衬底相通z隔离扩散过程中外延层的下推距离集电极深接触的设计①进一步降低集电极串联电阻②集电极欧姆接触穿透外延层和埋层相连③使用“磷穿透”工艺两个不利因素：①增加工艺的复杂性n+②加大集电极和基区之间的距离基区形成的设计考虑z为提高电流放大倍数β值和减小基区渡越时间，要求基区宽度W小，基区的掺杂浓度N低b b太低时，在较高工作电压下，集电结和发射结z Nb空间电荷区容易相连会造成穿通现象，而且低Nb 也会加大基区电阻.小到一定限度，也要求提高基区的浓度防止基z Wb区穿通依据实际情况折衷考虑。
双极晶体管版图
集成电路 双极晶体管版图设计
主要内容 1 栅电容的改良 2 高速晶体管开关 3 工艺的改良 4 双极晶体管的三个区域 5 纵向开关 6 埋层 7 问题与讨论 。。。。
栅电容
CMOS版图存在固有的栅电容，降低了器件的工作速度，在 双极型晶体管中，将开关区域做的很小，从而降低电容， 具有更小的RC时间常数,更高的工作速度。 基本结构： 以NPN为例：
双极型晶体管版图的设计技巧
利用建好的库 应用现成的模型 需要考虑频率和电路功能的实现，所以真正懂得模拟电路 的设计师才是最紧俏的。
工作原理： 区必须很薄 偏置必须较小（0.8V） 总电压必须较大（5V） 基极存在一个电流。 不适用于逻辑门电路。Βιβλιοθήκη 放大倍数β：纵向工艺
可以把P区做得很小。
层结构的制备过程
发射区的制备需要严格控制，放在最上面（因为发射极基极结是关键的，发射极的面积是决定性的，而集电极只 是收集载流子而已）。
NPN管的寄生效应
包括寄生电阻（基区）和寄生电容（集电区） 目前还没有解决方案！
PNP晶体管
BiMOS结构
不用纵向结构，利用CMOS的工艺，减少成本。
实际的结构。
做成同心圆形或者环形比较好。
双极型晶体管版图： CMOS的源漏具有共用和互换特性，双极型管则是固定的。 需要考虑高频、高精度条件下的连线问题、位置关系、耦 合串扰等问题。 与CMOS相比，设计规则很少。
主要内容 1 栅电容的改良 2 高速晶体管开关 3 工艺的改良 4 双极晶体管的三个区域 5 纵向开关 6 埋层 7 问题与讨论 。。。。
栅电容
CMOS版图存在固有的栅电容，降低了器件的工作速度，在 双极型晶体管中，将开关区域做的很小，从而降低电容， 具有更小的RC时间常数,更高的工作速度。 基本结构： 以NPN为例：
双极型晶体管版图的设计技巧
利用建好的库 应用现成的模型 需要考虑频率和电路功能的实现，所以真正懂得模拟电路 的设计师才是最紧俏的。
工作原理： 区必须很薄 偏置必须较小（0.8V） 总电压必须较大（5V） 基极存在一个电流。 不适用于逻辑门电路。Βιβλιοθήκη 放大倍数β：纵向工艺
可以把P区做得很小。
层结构的制备过程
发射区的制备需要严格控制，放在最上面（因为发射极基极结是关键的，发射极的面积是决定性的，而集电极只 是收集载流子而已）。
NPN管的寄生效应
包括寄生电阻（基区）和寄生电容（集电区） 目前还没有解决方案！
PNP晶体管
BiMOS结构
不用纵向结构，利用CMOS的工艺，减少成本。
实际的结构。
做成同心圆形或者环形比较好。
双极型晶体管版图： CMOS的源漏具有共用和互换特性，双极型管则是固定的。 需要考虑高频、高精度条件下的连线问题、位置关系、耦 合串扰等问题。 与CMOS相比，设计规则很少。
IC(双极型集成电路)工艺技术
N-Epi N+ 埋层
P Sub
双极IC工艺流程
• 基区(PBAS)光刻和B+注入 • B+注入
80kev 4.1E14cm-2
N-Epi N+ 埋层
P Sub
基区版
双极IC工艺流程
• 外基区(XBAS)（隔离）光刻 • B+注入
光刻胶 80kev 4.1E14cm-2
N-Epi N+ 埋层
P Sub
Brief Process flow & Mask
Sequence
• 23 Capacitor oxidation
• • • • • • • • • • • 24 25 26 27 28 29 30 31 33 33 34 Si3N4 deposition Contact photo/etch Metal1 deposition Metal1 photo/etch Oxide deposition Via photo/etch Metal2 deposition Metal2 photo/etch USG/SiN Deposition Pad photo/etch Alloy
Max 195
13.5k 35 2.4k 390 27.6k 100
Size(um2) 20x200
20x200 20x200 20x200 20x200 20x200 20x200
设计规则－设计与工艺制作的接口
目的：使芯片尺寸在尽可能小的前提下， 避免线条宽度的偏差和不同层版套准偏 差可能带来的问题，以提高电路的成品 率 内容：根据实际工艺水平(包括光刻特性、 刻蚀能力、对准容差等) ，给出的一组 同一工艺层及不同工艺层之间几何尺寸 的限制，主要包括线宽、间距、覆盖、 露头、面积等规则，分别给出它们的最 小值，
集成电路工艺和版图设计参考ppt课件
认识到了贫困户贫困的根本原因，才 能开始 对症下 药，然 后药到 病除。 近年来 国家对 扶贫工 作高度 重视， 已经展 开了“ 精准扶 贫”项 目
微电子制造工艺
23.02.2024
Jian Fang
1
认识到了贫困户贫困的根本原因，才 能开始 对症下 药，然 后药到 病除。 近年来 国家对 扶贫工 作高度 重视， 已经展 开了“ 精准扶 贫”项 目
23.02.2024
Jian Fang
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认识到了贫困户贫困的根本原因，才 能开始 对症下 药，然 后药到 病除。 近年来 国家对 扶贫工 作高度 重视， 已经展 开了“ 精准扶 贫”项 目
Process Specialties has developed the world's first production 300mm Nitride system! We began processing 300mm LPCVD Silicon Nitride in May of 1997.
23.02.2024
Jian Fang
12
认识到了贫困户贫困的根本原因，才 能开始 对症下 药，然 后药到 病除。 近年来 国家对 扶贫工 作高度 重视， 已经展 开了“ 精准扶 贫”项 目
Currently our PS300A and PS300B diffusion tools are capable of running both 200mm & 300mm wafers. We can even process the two sizes in the same furnace load without suffering any uniformity problems! (Thermal Oxide Only)
微电子制造工艺
23.02.2024
Jian Fang
1
认识到了贫困户贫困的根本原因，才 能开始 对症下 药，然 后药到 病除。 近年来 国家对 扶贫工 作高度 重视， 已经展 开了“ 精准扶 贫”项 目
23.02.2024
Jian Fang
10
认识到了贫困户贫困的根本原因，才 能开始 对症下 药，然 后药到 病除。 近年来 国家对 扶贫工 作高度 重视， 已经展 开了“ 精准扶 贫”项 目
Process Specialties has developed the world's first production 300mm Nitride system! We began processing 300mm LPCVD Silicon Nitride in May of 1997.
23.02.2024
Jian Fang
12
认识到了贫困户贫困的根本原因，才 能开始 对症下 药，然 后药到 病除。 近年来 国家对 扶贫工 作高度 重视， 已经展 开了“ 精准扶 贫”项 目
Currently our PS300A and PS300B diffusion tools are capable of running both 200mm & 300mm wafers. We can even process the two sizes in the same furnace load without suffering any uniformity problems! (Thermal Oxide Only)
第三章-双极型集成电路工艺与版图设计
• 一般外延层电阻率epi较大，使基区串联电阻较大。可采取E、
B短接的方式，使外基区电阻=0，同时减小了自偏置效应，抑 制趋边效应，改善电流特性；还有助于减少表面复合的影响， 提高电流增益。
提高衬底pnp管电流增益的措施
• 降低基区材料缺陷，减少复合中心数目，提高基区少子寿命。 • 适当减薄基区宽度，采用薄外延材料。但同时应注意，一般 衬底pnp管与普通的npn管做在同一芯片上，pnp基区对应npn管 的集电区，外延过薄，将导致npn管集电区在较低反向集电结 偏压下完全耗尽而穿通。 • 适当提高外延层电阻率，降低发射区硼扩散薄层电阻，以提 高发射结注入效率。 • 在衬底和外延层之间加p+埋层，形成少子加速场，增加值。 注意在纵向pnp管中不能加n+埋层，这样将形成少子减速场，
图3.3 等平面隔离工艺制成的晶体管剖面图和版图
§ 3.2 双极型晶体管制造工艺
图3.4 双极晶体管制造工艺演变 (a) 平面工艺 (b) 泡发射极工艺 (c) 等平面工艺 (d) 第二代等平面工艺
3.2.1 泡发射极工艺
在发射区扩散后，用1%的HF酸“泡”（漂洗）出发射区 扩散窗口（包括发射极接触孔），此窗口即为E极接触孔，晶 体管尺寸减小，进而CBC、CBE，可与浅结工艺配合制出高 速、高集成度的IC。但由于Al在Si中的“渗透”较强，易造 成EB结短路，因此需采用新的多层金属化系统。
增大了集电极面积，其主要特点是集电极串联电阻小， 饱和压降低，可通过较大的电流，一般作输出管。 双极型功率管的版图图形
采用了梳状发射极和基极结构，增宽了电流通路的截面 积，允许通过更大的电流，发射区采用狭长条以减小趋边 （集边）效应。
图3.7 功率管的图形
Hale Waihona Puke § 3.4 双极型IC中的集成二极管
B短接的方式，使外基区电阻=0，同时减小了自偏置效应，抑 制趋边效应，改善电流特性；还有助于减少表面复合的影响， 提高电流增益。
提高衬底pnp管电流增益的措施
• 降低基区材料缺陷，减少复合中心数目，提高基区少子寿命。 • 适当减薄基区宽度，采用薄外延材料。但同时应注意，一般 衬底pnp管与普通的npn管做在同一芯片上，pnp基区对应npn管 的集电区，外延过薄，将导致npn管集电区在较低反向集电结 偏压下完全耗尽而穿通。 • 适当提高外延层电阻率，降低发射区硼扩散薄层电阻，以提 高发射结注入效率。 • 在衬底和外延层之间加p+埋层，形成少子加速场，增加值。 注意在纵向pnp管中不能加n+埋层，这样将形成少子减速场，
图3.3 等平面隔离工艺制成的晶体管剖面图和版图
§ 3.2 双极型晶体管制造工艺
图3.4 双极晶体管制造工艺演变 (a) 平面工艺 (b) 泡发射极工艺 (c) 等平面工艺 (d) 第二代等平面工艺
3.2.1 泡发射极工艺
在发射区扩散后，用1%的HF酸“泡”（漂洗）出发射区 扩散窗口（包括发射极接触孔），此窗口即为E极接触孔，晶 体管尺寸减小，进而CBC、CBE，可与浅结工艺配合制出高 速、高集成度的IC。但由于Al在Si中的“渗透”较强，易造 成EB结短路，因此需采用新的多层金属化系统。
增大了集电极面积，其主要特点是集电极串联电阻小， 饱和压降低，可通过较大的电流，一般作输出管。 双极型功率管的版图图形
采用了梳状发射极和基极结构，增宽了电流通路的截面 积，允许通过更大的电流，发射区采用狭长条以减小趋边 （集边）效应。
图3.7 功率管的图形
Hale Waihona Puke § 3.4 双极型IC中的集成二极管
双极型集成电路工艺
双极型集成电路工艺（详案）各位同学：大家好！本节课将给大家介绍双极型集成电路的制造方法和过程，也就是制作工艺。
首先我们作一些必要的知识准备，来复习一下集成电路的相关知识。
广义的集成电路通俗的讲就是我们常说的芯片，它是将若干电子元件制作在一块单晶硅片上，并用金属或多晶硅互联线将它们连结起来的具有一定功能的电路，这些半导体电子元件包括：双极型晶体管、场效应管、二极管、电阻、电感、电容等。
世界上第一块IC 是由仙童半导体公司的Robert Noyce 和德州仪器公司的Jack Kilby 于是1959年分别独自发明的。
集成电路按照不同的标准可以有很多分类。
最常见的是按照处理信号的连续性来分类，可分为模拟集成电路和数字集成电路，模拟集成电路处理的是时间连续的模拟信号，而数字集成电路处理的则是时间与幅度取值都离散的数字信号。
还有一种分类方法是按构成集成电路的有源元件的种类来划分的，若构成电路的有源元件只有双极型晶体管，则为双极型集成电路；若构成电路的有源元件只有MOS 管(场效应晶体管)，则为MOS 集成电路；若电路中既有双极型晶体管，又有MOS 管，则为BiCMOS 集成电路。
以上我们简单介绍了集成电路的划分，生产每一种集成电路都需要相应的制造工艺，比如双极型集成电路需要双极型集成电路工艺，MOS 集成电路需要MOS 工艺，而BiCMOS 集成电路则需要的相应的BiCMOS 工艺等等。
双极型集成电路工艺是所有集成电路工艺中最早发明的，尽管受到CMOS 工艺的巨大挑战，它仍然在高速、模拟、功率等类型的电路中占有很重要的地位。
双极型集成电路工艺按其所采用的隔离类型可分为两类，一类是采用介质隔离，也即在器件之间制备P-N 结作电隔离区，一类采用自然隔离。
采用介质隔离双极型集成电路工艺制作的电路有TTL(晶体管—晶体管逻辑) 电路、ECL(射极耦合逻辑)电路、STTL （肖特基晶体管—晶体管逻辑）电路等，而I 2 采用P-N 结作介质隔离的双极工艺按照制作的晶体管结构又可进一步细分为三种类型，即标准的埋入集电极晶体管工艺（SBC ）,集电极扩散隔离晶体管工艺（CDI ）,三重扩散晶体管工艺（3D ）。
双极型数字电路的版图设计
为了尽量减小晶体管的发射结无效面积， 提高晶体管的高频性能，在设计高频晶体管时， 发射结周长要尽可能大，面积要尽可能小，即 两者之比要尽可能大。IEmax(或相应的ICmax 值) 只和靠近基极条一边的发射区周长（即“有效 发射区周长”）成正比，而与发射区面积无关，
即IEmax=α×LE，其中α为发射区单位有效 周长的最大工作电流。
1. 版图设计过程：由底向上过程
主要是布局布线过程
布局：将模块安置在芯片的适当位置，满 足一定目标函数。对级别最低的功能块， 是指根据连接关系，确定各单元的位置， 级别高一些的，是分配较低级别功能块的 位置，使芯片面积尽量小。
布线：根据电路的连接关系（连接表） 在指定区域（面积、形状、层次）百分之 百完成连线。布线均匀，优化连线长度、 保求相互一致的元件，应放在邻 近的区域。几何结构尽可能对称，不能只 考虑走线方便而破坏对称性。
⑤接地孔尽可能开大些
凡需接地的发射极、电阻等，不能只 靠在隔离槽上开的接触孔接地，要尽可能 让地线直接通过该处。接地线尽可能地沿 隔离槽走线。接电源的引线应短而宽，接 Vcc的电源孔应尽可能开大些。集电极等 扩磷孔应比其它接触孔大。
⑨压焊块的数目以及排列顺序应该与外 壳引出脚排列相符合，电极分布应均匀。
⑩确定光刻的基本尺寸。根据工艺水
平和光刻精度定出图形及各个扩散间距的 最小尺寸，其中最关键的是发射极接触孔 的尺寸和套刻间距。集成晶体管是由一系 列相互套合的图形所组成，其中最小的图 形是发射极接触孔的宽度，所以往往选用 设计规则中的最小图形尺寸作为发射接触 孔。其它图形都是在此基础上考虑图形间 的最小间距面进行逐步套合、放大。最小 图形尺寸受到掩膜对中容差，在扩散过程 中的横向扩散、耗尽层扩展等多种因素的 限制。
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王向展
2015年5月31日11时32分
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集成电路原理与设计
本章重点
1、双极集成电路的寄生效应 2、TTL、S/LSTTL、AS/ALSTTL、ECL电路的 电路结构，工作原理和特点的分析与比较。
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集成电路原理与设计
§ 3.1 双极型IC的隔离技术
3.1.1 pn结隔离技术
图3.8 集成二极管的构成方式
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集成电路原理与设计
3.4.2 集成二极管的剖面示意图
图3.9 集成二极管的剖面图 (a) Vcb=0 (b) Ic=0 (c) Vcc=0 (d) Veb=0 (e) Ie=0 (f) 单独BC结
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§ 3.5 横向pnp、纵向pnp晶体管的结构与特点 3.5.1 横向pnp晶体管
图3.10 横向pnp管
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集成电路原理与设计
主要特点： • BVEBO高，主要是由于xjc深，epi高之故。 • 电流放大系数小，主要原因： a. 由于工艺限制，基区宽度不可能太小。 b. 纵向寄生pnp管将分掉部分的发射区注入电流，只有侧壁 注入的载流子才对横向pnp管的 有贡献。 c. 基区均匀掺杂，无内建加速电场，主要是扩散运动。 d. 表面迁移率低于体内迁移率。 e. 基区的表面复合作用。 • 频率响应差 a. 平均有效基区宽度大，基区渡越时间长。 b. 空穴的扩散系数仅为电子的1/3。
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§3.6 双极型IC对材料、工艺的要求 § 3.7 双极工艺版图设计的一般规则 § 3.8 微电子集成电路的可测性设计
见教材第404-405页。 见教材第355-357页。 见教材第1-5页。
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图3.7 功率管的图形
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§ 3.4 双极型IC中的集成二极管
在IC中，集成二极管的结构除单独的BC结外，通常由晶 体管的不同连接方式而构成多种形式，并不增加IC工序，而 且可以使二极管的特性多样化，以满足不同电路的需要。
3.4.1 集成二极管的构成方式
图3.11 纵向pnp管
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主要特点： • 纵向pnp管的C区为整个电路的公共衬底，直流接最负电位， 交流接地。使用范围有限，只能用作集电极接最负电位的射极 跟随器。 • 晶体管作用发生在纵向，各结面较平坦，发射区面积可以做 得较大，工作电流比横向pnp大。 • 衬底作集电区，不存在有源寄生效应，故可以不用埋层。 • 外延层作基区，基区宽度较大，且硼扩散p型发射区的方块 电阻较大，因此基区输运系数和发射效率较低，电流增益较低。 • 一般外延层电阻率epi较大，使基区串联电阻较大。可采取E、 B短接的方式，使外基区电阻=0，同时减小了自偏置效应，抑 制趋边效应，改善电流特性；还有助于减少表面复合的影响， 提高电流增益。 王向展
目的是使做在不同隔离 区的元件实现电隔离。 • 为降低集电极串联电阻rCS， 在P型衬底与n型外延之间 加一道n+埋层，提供IC的 低阻通路。 • 集电极接触区加磷穿透扩 散（应在基区扩散之前进 行） • 可采用对通隔离技术 图3.1 IC的结构 (a) 半导体IC (b) 混合IC (c) 等效电路
§ 3.2 双极型晶体管制造工艺
图3.4 双极晶体管制造工艺演变 (a) 平面工艺 (b) 泡发射极工艺 (c) 等平面工艺 (d) 第二代等平面工艺
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3.2.1 泡发射极工艺
在发射区扩散后，用1%的HF酸“泡”（漂洗）出发射区 扩散窗口（包括发射极接触孔），此窗口即为E极接触孔，晶 体管尺寸减小，进而CBC、CBE，可与浅结工艺配合制出高 速、高集成度的IC。但由于Al在Si中的“渗透”较强，易造 成EB结短路，因此需采用新的多层金属化系统。 发射极工艺的原理 利用1%HF酸对PSG的腐蚀速度5nm/s，而对SiO2的为 0.125nm/s，1分钟可将300nm的PSG漂尽，而SiO2只去掉 7.5nm，因此E极窗口被“泡”出后，周围的SiO2腐蚀很少。
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提高衬底pnp管电流增益的措施 • 降低基区材料缺陷，减少复合中心数目，提高基区少子寿命。 • 适当减薄基区宽度，采用薄外延材料。但同时应注意，一般 衬底pnp管与普通的npn管做在同一芯片上，pnp基区对应npn管 的集电区，外延过薄，将导致npn管集电区在较低反向集电结 偏压下完全耗尽而穿通。 • 适当提高外延层电阻率，降低发射区硼扩散薄层电阻，以提 高发射结注入效率。 • 在衬底和外延层之间加p+埋层，形成少子加速场，增加值。 注意在纵向pnp管中不能加n+埋层，这样将形成少子减速场， 降低值。
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3.1.2 等平面隔离技术
利用Si的局部氧化 LOCOS工艺实现pn结 – 介 质混合隔离技术，有利于 缩小管芯面积和减小寄生 电容。
图3.3 等平面隔离工艺制成的晶体管剖面图和版图
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集成电路原理与设计
第三章 双极型集成电路的工艺与版图设计
§ 3.1 双极型IC的隔离技术
3.1.1 pn结隔离技术
3.1.2 等平面隔离技术
§ 3.2 双极型晶体管制造工艺
3.2.1 泡发射极工艺 3.2.2 等平面II工艺
§ 3.3 集成npn管的版图设计
3.3.1 集成npn管电极配置 3.3.2 典型的晶体管版图图形
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六种集成二极管的特性比较
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二极管接法的选择由电路对正向压降、动态电阻、电容、 存储时间和击穿电压的不同要求来决定。其中，最常用的有两 种： • BC结短接二极管，因为没有寄生PNP效应，且存储时间最 短，正向压降低，故一般DTL逻辑的输入端的门二极管都 采用此接法。 • 单独的BC结二极管，因为不需要发射结，所以面积可作得 很小，正向压降也低，且击穿电压高。
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• 发生大注入时的临界电流小 a. 横向pnp的基区宽度大，外延层Nepi低，空穴扩散系数低。
• 击穿电压主要取决于CE之间的穿通。提高击穿电压与增大电
流增益是矛盾的。
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3.5.2 纵向pnp管(衬底pnp晶体管)
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3.2.2 第二代等平面工艺
在等平面I工艺的基础上，将发射极与介质隔离墙相接， 使得器件尺寸和寄生电容，这主要是因为在掩模版和硅片 上刻制长而窄的矩形比刻一个宽度相同但短的矩形容易得多。 所以，等平面II工艺的发射区比等平面I的小，其CBE也小。其 集电区面积比泡发射极工艺小70%以上，比第一代等平面工 艺小40%以上。
§ 3.4 双极IC中的集成二极管
3.4.1 集成二极管的构成方式 3.4.2 集成二极管的剖面示意图
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集成电路原理与设计
§ 3.5 横向pnp、纵向pnp晶体管的结构与特点
3.5.1 横向pnp晶体管 3.5.2 纵向pnp管（衬底pnp晶体管）
§ 3.6 双极型IC对材料、工艺的要求 § 3.7 双极工艺版图设计的一般规则 § 3.8 微电子集成电路的可测性设计
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双基极条图形 是IC中常用的一种图形，允许通过更大的电流，其面积 比单基极条稍大，所以特征频率稍低；但基极电阻为单基极 条的一半，其最高振荡频率比单基极条的高。 型和型集电极图形 增大了集电极面积，其主要特点是集电极串联电阻小， 饱和压降低，可通过较大的电流，一般作输出管。 双极型功率管的版图图形 采用了梳状发射极和基极结构，增宽了电流通路的截面 积，允许通过更大的电流，发射区采用狭长条以减小趋边 （集边）效应。
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集成电路原理与设计
对通隔离技术
在n+埋层扩散后，先进行p+浓硼下隔离扩散，去除氧化层 后，生长n型外延，然后在进行p+浓硼上隔离扩散的同时，做 纵向pnp管的发射区扩散，这样可缩短扩散时间，使横向扩散 尺寸大为降低，节省了芯片面积。
图3.2 对通隔离技术示意图
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集成电路原理与设计
§ 3.3 集成npn管的版图设计
3.3.1 集成npn管电极配置
图3.5 集成npn管电极配置实例
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集成电路原理与设计
3.3.2 典型的晶体管版图图形
图3.6 典型晶体管图形 (a) 双基极条管 (b) П 型集电极管(c) Γ 型集电极管