基于fpga的dds正弦信号发生器的设计和实现

基于FPGA的DDS信号发生器设计分析

摘要：随着现代电子技术的飞速发展，直接数字频率合成DDS 技术逐渐被广泛使用，DDS 是目前数据调度常用的数据分发技术，此技术能够有效结合数据服务质量要求，完成数据分发操作。为此提出基于FPGA的DDS信号发生器设计，以提升信号发生器精度效果。

关键词：FPGA；DDS；信号发生器；设计；

1 DDS数据分发模型设计

网络层云服务器采用的DDS数据分发模型结构如图1所示。DDS数据分发模型中，将数据库云平台中的数据发送端看作为发布者，数据写入者为数据采集端，而订阅者与读入者即为云平台中的数据接收端。DDS数据分发模型的身份主要是通信数据库云平台中，通信网络的中间件，此模型能够为通信数据库云平台提供通信数据分发服务，让通信数据可以快速分发传输，从而避免出现数据拥塞问题。

图 1 基于 DDS 的通信数据库云平台

2系统硬件设计

2.1硬件整体方案 函数信号发生器的硬件系统主要包括MCU控制电路，FPGA构成的DDS发生器、DAC转换和低通滤波电路，及一些用于输入输出的器件等。按键输入和LCD输出显示主要由MCU负责控制，MCU然后将输入的信号运算处理后发送给FPGA，FPGA根据输入的各种参数在ROM表中寻址，同时输出对应控制的波形、频率和幅度的数字信号，最后经过DA转换为对应的模拟电压信号，在经过一个低通滤波器使得模拟电压信号变得平滑。

2.2硬件模块

电路系统的硬件电路主要分为两个部分，一是系统主控电路，二是DDS信号发生器电路。系统主控电路包括以STM32F103C8T6为主控的最小系统板、四路用户按键输入、OLED显示屏输出（SPI）、UART通信连接上位机、硬件SPI连接FPGA负责信号数据传输。DDS信号发生器电路，其中的FPGA模块的核心芯片为LatticeLCMXO2-4000HC-4MG132，其模块上内置8路输出LED指示灯、4路按键输入、4路拨码输入和两位数码管输出灯资源。DAC芯片采用3PEAK的高速10位DAC芯片3PD5651E，采样速率125MSPS，CMOS数模转换器。本系统中采用12MHz的外部晶振经过PLL倍频为120MHz小于DAC芯片的最大采样速率，符合使用要求。

基于FPGA的DDS信号发生器设计

随着数字信号处理（DSP）技术的发展，直接数字频率合成器（DDS）逐渐取代了传统的频率合成器，成为一种高性能的信号发生器。DDS信号发生器通过数字信号直接产生模拟信号，具有频率精度高、可编程性强和快速调频等优点。本文将通过FPGA实现DDS信号发生器的设计。

首先，我们需要了解DDS信号发生器的基本原理。DDS信号发生器的核心是相位累加器、查找表和数模转换器（DAC）。通过累加器产生相位累积，将相位累积的结果通过查找表得到对应的振幅值，并经过数模转换器输出模拟信号。

1.确定需要生成的信号的参数，包括输出频率、相位步进精度、振幅等。根据这些参数，计算累加器的增量值，即每个时钟周期累加器需要累加的值。

2.在FPGA中设计相位累加器。相位累加器的宽度取决于相位步进精度，一般为32位或64位。通过在每个时钟周期加上增量值，实现相位的累加。

3.设计查找表。查找表的大小取决于数字信号的分辨率，一般为2^N位。通过输入相位值查找对应的振幅值。

4.设计数模转换器（DAC）。通过DAC将数字信号转换为模拟信号输出。

5.在FPGA中实现控制逻辑，包括控制相位累加器和查找表的读写操作，使其按照设定的参数进行相位累加和振幅输出。 6.将设计好的FPGA模块进行综合、布局和时序约束，生成比特流文件。

通过以上步骤，基于FPGA的DDS信号发生器的设计就完成了。设计好的FPGA模块可以实现高精度、高稳定性的信号发生器，广泛应用于通信、雷达、医疗设备等领域。

需要注意的是，在设计过程中需要考虑到FPGA的资源限制，包括LUT资源的利用、频率分辨率和输出频率的限制等。此外，还可以通过增加相位累积周期、使用多路查找表和多路DAC等方法进一步优化设计。

综上所述，基于FPGA的DDS信号发生器设计是一个较为复杂的过程，需要对DDS原理有深入的理解，并结合FPGA的特点进行设计。通过合理的设计和优化，可以实现高性能的DDS信号发生器。

DDS信号发生器

一、实验目的：

学习利用EDA技术和FPGA实现直接数字频率综合器DDS的设计。

二、实验原理

实验原理参考教材6.4节和6.11节相关内容。

三、实验内容

1、实验原理参考教材6.4节相关内容。根据6.4.2节和例6-10，在Quartus II上

完成简易正弦信号发生器设计，进行编辑、编译、综合、适配、仿真；

2、使用SignalTap II测试；

3、硬件测试：进行引脚锁定及硬件测试。信号输出的D/A使用DAC0832，注

意其转换速率是1μs。下载到实验系统上，接上D/A模块，用示波器测试输

出波形；

4、按照教材图6-72完成DDS信号发生器设计，进行编辑、编译、综合、适配、

仿真，引脚锁定及硬件测试。

5、建立.mif格式文件。

四、实验步骤

1、建立.mif文件：

（1）设定全局参数：

（2）设定波形：(3)文件保存：

2、新建工程：

3、LPM—ROM定制：

（1）

（2）(3)(4)(5)(6)

(7)sinrom源程序：

module SIN_CNT(RST,CLK,EN,Q,AR);

output [7:0] Q;

input [6:0] AR;

input EN,CLK,RST;

wire [6:0] TMP;

reg[6:0] Q1;

reg[7:0] F;

reg C;

always @(posedge CLK)

if(F

else

begin

F=8'b00;

C=~C;

end

always @(posedge CLK or negedge RST)

if(!RST) Q1<=7'b0000000;

else if(EN) Q1<=Q1+1;

else Q1<=Q1;

assign TMP=Q1;

sinrom IC1(.address(TMP),.clock(CLK),.q(Q));

endmodule4、锁相环：

5、顶层文件：

6、SignalTap II的使用

7、锁定引脚

8、下载

《FPGA高级应用》期末考试

题 目 基于FPGA的DDS信号发生器设计

学 名 熊 金 齐

专业班级 电信工程13-01

学 号 541301031041

院 （系） 电子信息工程学院

目 录

1.方案选择与方案论证 ..................................... 0

2.系统功能与原理 ................................................................................................................ 1

2.1 DDS的基本原理 ........................................................................................................... 1

2.2 参数确定 ....................................................................................................................... 2

3.硬件电路设计.................................................................................................................5

3.1 分频器 ............................................................................................................................ 3