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基于FPGA的大围数QC_LDPC码的译码器

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３ ４ ５ ６ ｃ ｏ ｄ ｅ ｌ ｅ ｎ ｇ ｔ ｈ ，ａ ｎ ｄ（ ３ ，６ ） ｒ ｅ ｇ ｕ ｌ ａ ｒ Ｑ Ｃ — Ｌ Ｄ Ｐ Ｃ ｃ ｏ ｄ ｅ ｓ ．Ｔ ｈ ｅ ｗ ｈ ｏ ｌ ｅ ｄ ｅ ｓ ｉ ｇ ｎ ｉ ｓ ｓ ｙ ｎ ｔ ｈ ｅ ｓ ｉ ｚ ｅ ｄ ｕ ｎ ｄ ｅ ｒ Ｅ Ｐ ３ Ｓ Ｌ ３ ４ ０ Ｆ Ｐ Ｇ Ａ ｏ ｆ
Ｄｅ ｃ ｏ ｄ ｅ ｒ Ｄｅ ｓ ｉ ｇ ｎ ｆ ｏ ｒ ＱＣ — Ｌ ＤＰ Ｃ Ｃ ｏ ｄ ｅ ｓ 、 ｖ ｉ ｔ ｈ Ｌ ａ ｒ ｇ ｅ Ｇｉ ｒ ｔ ｈ Ｂ ａ ｓ ｅ ｄ ｏ ｎ Ｆ Ｐ ＧＡ
ＨＵ Ｊ ｕ ａ ｎ． ＹＡＮＧ Ｆ ｅ ｎ ｇ ｆ ａ ｎ
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ａ 叶技２ ０ １ ４ 年 第 ２ ７ 卷 第 ３ 期
Ｅ ｌ ｅ ｃ ｔ ｒ ｏ ｎ ｉ ｃ Ｓ ｃ ｉ ． ＆Ｔ ｅ ｃ ｈ ． ／ Ｍａ ｒ ． １ ５．２ ０ １ ４
基于 Ｆ Ｐ Ｇ Ａ 的大 围数 ＱＣ Ｌ Ｄ Ｐ Ｃ码 的译 码 器
胡
摘 要
娟 ，仰枫 帆
２ １ ０ ０ １ ６ ）
再将新生成的 ３个子矩 阵组合成 １个矩 阵构成基 阵，最后将该矩 阵转置后 用单位矩 阵及 其移位矩 阵随机扩展 即可得到
所 需校验矩 阵。根据该校验矩 阵的特殊 结构，采 用分层迭代译码 算 法，选 用 Ａ ｈ ｅ ｒ ａ公 司的 Ｓ ｔ ｒ ａ ｔ ｉ ｘ Ｉ Ｉ Ｉ系列 Ｆ Ｐ Ｇ Ａ，实现
ｂ ｉ ｎ ｅ ｓ ｔ ｈ ｅ ｍ ｉ ｎ ｔ ｏ ｏ ｎ ｅ ｍａ ｔ ｉｘ， ａ ｒ ｎ ｄ ｉ ｆ ｎ ｌｌ ａ ｙ ｅ ｘ ｐ ａ ｎ ｄ ｓ ｔ ｈ ｅ ｒａ ｔ ｎ ｓ ｐ ｏ ｓ ｅ ｄ ｍａ ｔ ｉｘ ｒ ｏ ｆ ｔ ｈ ｅ ｃ ｏ ｍｂｉ ｎ ａ ｔ ｉ ｏ ｎ ｍａ ｔ ｉｘ ｒ ｉ ｎ ｔ ｏ ａ ｄ ｅ ｓ ｉ ｒ ｅ ｄ ｐ ａ ｒ ｉ ｔ ｙ ｃ ｈ ｅ ｃ ｋ ｍａ ｔ ｉｘ ｒ ｕ ｓ ｉ ｎ ｇ ｔ ｈ ｅ ｉ ｄ ｅ ｎ ｔ ｉ ｔ ｙ ｍａ ｔ ｉｘ ｒ ａ ｎ ｄ ｔ ｈ ｅ ｃ ｙ ｃ ｌ ｉ ｃ ｓ ｈ ｉ ｔ ｆ ｍａ ｔ ｉｃ ｒ ｅ ｓ ｏ ｆ ｔ ｈ ｅ ｉ ｄｅ ｎ ｔ ｉ ｔ ｙ ｍａ ｔ ｉ ｒ ｘ ｒ ａ ｎ ｄ ｏ ｍｌ ｙ ． Ｔｈ ｅ ｌ ａ ｙ ｅ ｒ ｅ ｄ — ｄ ｅ ｃ ｏ — ｄ ｉ ｎ ｇ ｌｇ ａ ｏ ｉｔ ｒ ｈ ｍ ｉ ｓ ｕ ｓ ｅ ｄ ｏｒ ｆ ｔ ｈ ｅ ｓ ｐ ｅ ｃ ｉ ｌ ａ ｓ ｔ ｕｃ ｒ ｔ ｕ ｒ ｅ ｏ ｆ ｃ ｈ ｅ ｃ ｋ ｍａ ｔ ｉｘ ｒ ． Ｔｈ ｅ ｄ ｅ ｓ ｉ ｇ ｎ ｃ ａ ｎ ａ ｃ ｈ ｉ ｅ ｖ ｅ ｄ ｅ ｃ ｏ ｄ ｉ ｎ ｇ ｗｉ ｔ ｈ １ ／ ２ ｃ ｏ ｄ ｅ ｒ ａ ｔ ｅ，
码率 为 １ ／ ２ 、码 长为 ３ ４ ５ ６的正规 （ ３ ，６ ） Ｑ Ｃ — Ｌ Ｄ Ｐ Ｃ码译码 器的布局布线 。 关键词 Ｑ ｃ — Ｌ Ｄ Ｐ Ｃ码 ；校验矩 阵；分层 迭代译码 算法；Ｆ Ｐ Ｇ Ａ １ ９１ ９ ． ３ ２ 文献标识码 Ａ 文章编号 １ ０ ０ ７— ７ ８ ２ ０ （ ２ ０ １ ４ ） ０ ３—１ １ ２— ０ ５ 中图分类号
（ Ｃ ｏ ｌ ｌ ｅ ｇ ｅ ｏ ｆ Ｅ ｌ ｅ ｃ ｔ ｒ ｏ ｎ ｉ ｃ Ｉ ｎ ｆ ｏ ｒ ｍ ａ ｔ ｉ ｏ ｎ Ｅ ｎ ｇ ｉ ｎ ｅ ｅ ｉ ｒ ｎ ｇ ，Ｎ ａ ｎ ｊ ｉ ｎ ｇ Ｕ ｎ ｉ ｖ ｅ ｒ ｓ ｉ ｔ ｙ ｏ ｆ Ａ ｅ ｒ ｏ ｎ ａ ｕ ｔ ｉ ｃ ｓ ａ ｎ ｄ Ａ ｓ ｔ ｒ ｏ ｎ ａ ｕ ｔ ｉ ｃ ｓ ，Ｎ ａ ｎ ｊ ｉ ｎ ｇ ２ １ ０ ０ １ ６ ，Ｃ 京
针对 Ｑ ｃ — Ｌ Ｄ Ｐ Ｃ码的短环对码 性能的重要影响 ，采用 了 １种围数 为 ８的 Ｑ ｃ — Ｌ Ｄ Ｐ Ｃ码设计 。算法首先分别
对 ３个不 同的子矩 阵进行移位运算 ，每个子矩 阵分 别与 它们移位后 生成的子矩 阵共 同组合 形成 １个新的子 矩阵 ，然后
ｅ ｆ ｆ ｅ ｃ ｔ ｓ ｏ ｆ ｃ ｙ ｃ ｌ ｅ ｓ ，ｅ ｓ ｐｅ ｃ ｉ ａ ｌ ｌ ｙ ｔ ｈ ｅ ｓ ｈ ｏ ｔ ｒ ｃ ｙ ｃ ｌ ｅ ｓ， ｏ ｎ ｔ ｈｅ ｐ ｅ ｒ ｆ ｏ ｍ ａ ｒ ｎｃ ｅ ｏ ｆ ＬＤＰ Ｃ ｄ ｅ ｃ ｏ ｄ ｅ ｒ ｓ ｉ ｎ ｃ ｏ ｎ ｓ ｉ ｄ ｅ ｒ ａ ｔ ｉ ｏ ｎ ．Ｔ ｈ ｅ ｐ ｒ ｏ ｐ ｏ ｓ ｅ ｄ

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基于FPGA的多元LDPC码编译码器的设计

基于FPGA的多元LDPC码编译码器的设计


【 摘 要】重 点给 出了基于 Ｒ Ａ结构 的多元 Ｌ Ｄ Ｐ Ｃ码编码 方法 以及 基于 Ｍａ ｘ—ｌ ｏ ｇ—Ｂ Ｐ译码 算法 的 Ｆ Ｐ Ｇ Ａ硬件 实现 方 ， 可以满足 一般 的水声通信要求。 【 关键词】多元 Ｌ Ｄ Ｐ Ｃ码； Ｆ Ｐ Ｇ Ａ； 硬件实现 【 中图分类号】Ｔ Ｂ ５ ６ ７ 【 文献标志码 】Ａ
码方案 。
２ 基于 Ｒ Ａ结构 的 Ｆ Ｐ Ｇ Ａ编码器设计
Ｌ Ｄ Ｐ Ｃ码 的码 字 向量 由信 息 位 与 校 验 位 组 成 ，
基于 Ｒ Ａ结构 的 Ｌ Ｄ Ｐ Ｃ快 速编码 算 法 的编码 过 程很
目前 在 各 种 数 字 通 信 系 统 中使 用 二 元 Ｌ Ｄ Ｐ Ｃ 码 的 应 用 已 比较 广 泛 。但 相 同参 数 下 的 多元 Ｌ Ｄ —
这就 形成 了所 要 的码 字 。在 具体 实 现 中 ， 运 用 查 找
小短 环 和停 止集 对 译 码 收敛 性 的影 响 ＿ 】 － ２ ］ 。 因
此 多元 Ｌ Ｄ Ｐ Ｃ码 可 以设 计 出 具 有 更 低 错 误 平 层
表的形式 ， 将校验矩阵 日 的非零元素的列地址存储
ＸＩ ＡＯ Ｈｕ ｉ ｍｉ ｎ，Ｗ ＡＮＧ Ｐｅ ｎｇ ｘｉ ａ ｎ ｇ，Ｗ ＡＮＧ Ｚｈ ｏ ｎ ｇ ｘ ｕｎ Ｄｅ Ｍｇ ｎ ｏ ｆ Ｃｏ ｄｅ ｒ ａ ｎｄ Ｄｅ ｃ ｏ ｄｅ ｒ ｆ ｏ ｒ ｑ－ ａｒ ｙ ＬＤＰＣ Ｃｏ ｄｅ ｓ Ｂａ ｓ ｅ ｄ ｏ ｎ ＦＰＧ Ａ
消耗情况来看 ， 其可以满足一般 的通信要求 。将此
硬 件 实现方 案应 用 到水 声 通 信 网络 中 ， 可 以实 现信 息 的高速有 效传 输 ， 结 合 无线 电技 术在 海 洋 里 建 立 起 全 方位 、 立体通信 ， 有 助 于 人 们 对 海 洋 的观 测 及
基于FPGA的高速LDPC码编码器的设计与实现

基于FPGA的高速LDPC码编码器的设计与实现

基于FPGA的高速LDPC码编码器的设计与实现丁宏杨帅指导教师：罗武（北京大学卫星与无线通信实验室北京100871）摘要：LDPC码是通信系统中一种性能十分优秀的信道编码。

本文针对便于硬件实现的QC-LDPC码进行了编码器设计，采用多路并行、流水线结构、优化关键路径等多种手段，在Altera公司FPGA平台上实现了编码速率高达1.6Gbps的编码器，并使用逻辑分析仪验证了编码器在高速运行下结果的正确性。

关键词：LDPC，高速编码器，FPGADesign and Implementation of LDPC High SpeedEncoder on FPGADing Hong, Yang Shuai Director: Luo Wu (Satellite and Wireless Communication Lab, Peking Univeristy, Beijing, 100871) Abstact:LDPC code is a kind of channel code with good performance in communication system. In this paper, we have design a high speed encoder with QC-LDPC structure. In our design, we have adopt many methods to increase the speed of encoder, such as partial parallel strategy, pipelined structure and optimization of the shortest critical path. Finally, we have verified the correction of the encoder when it works at high speed.Key Words: LDPC, High Speed Encoder, FPGA1引言信道编码，是现代通信系统中的编码方式之一，除此之外还有信源编码、密码编码和多址编码等。

QC-LDPC码的高性能译码器实现

QC-LDPC码的高性能译码器实现


ｆｕ ｍｏ ｅ ｒ ｓｄｔ ｔｒ ｅｍｅｓｇ ｓ ｉｈｓ ｎｆ ａｔ ｅｕ ｅ ｅ ｒａａｄｔｅ ｏ ｅ ｉ ｉａｉｎ Ａ ｊｓ ｄｉｔｇｒ ｕ ｎｉａｉｎｏ ｙ ｒｄ ｏｒ ｍｅ ｒ ｓ ｅｕｅ ｓ ｅｔ ｓａｅ ｃ ｉ ｉｃ ｌ ｒｄ ｃ ｅ ｗ ｒ ｓ ｐ ｔ ． ｄｕｔ ｅ ｅ ａ第ｚｔ ｆａｅｅ ｉ ａ ｏ ｏ ｈ ｗｈ ｇ ｉｎ ｙ ｈ ｔ ａ ｎ ｈｐ ｄｓ ｏ ｅ ｎ ｑ ｔ 第 ｏ ｌ
关键词 ：准循环 Ｌ Ｐ Ｄ Ｃ码 ；分层译码 算法 ；多码率 ；低功耗
Ｉ ｌ ｎ ａｉｎ０ － ＤＰ ｄ ｃ ｄ ｒ ｔ ｇ ｅＣ Ｃｏ ｅ Ｄｅｏ ｅ ｈＨｉｈＰ ｒｏ ｍａ ｃ ｗｉ
ＴＩ Ｎ Ｙｕ，Ｍ Ａ Ｌｉ ｈｕａ， Ｎ Ｚｈ － ｕｏ Ａ ｎ－ ＬＩ ｉｇ
（ ｒ ｎ ｕ ｃ ｌ ｌｃｒ ｎｃ ｎ ｉｅ ｒ ｇＤ ｐ ． ｎ ｔ ｕｅｏ ｎ ｉｅ ｒ ｇ Ａｉ Ｆ ｒｅＥ ｇｎ ｅ ｎ ｉｅｓｔ， ’ｎ７ ０ ３ ， ｈｎ ） Ａｅｏ ａ ｔ ａ Ｅｅ ｔ ｉｓ ｇｎ ｅ ｎ ｅ ｔ Ｉ ｓ ｔｔ ｆ ｇｎ ｅｉ ， ｒ ｏ ｃ ｎ ｉｅ ｒ ｇＵｎｖ ｒｉ Ｘｉ ０ ８ Ｃ ｉａ ｉ ｏ Ｅ ｉ ， ｉ Ｅ ｎ ｉ ｙ ａ １
第３ ７卷 第 １ 期
、０ ． ７ ，１３
Ｎｏ１ ．
计
算
机
工
程
２１年 １ ０１ 月
Ｊ ｎ ｒ ０１ ａ ｕａ ｙ ２ １
Ｃｏ ｕｔｒＥｎ ｉ ｅ ｒｎ ｍｐ ｅ ｇ ｎ ｅ ｉ ｇ
・ 程应 用技 术 与 实现 ・ 工
文章缡号：１ ｏ ３２（ １ ｏ—０３— ３ 文献标识码： ０ ＿ ４８ ｏ１ １ ＿ ５ ｏ ２ ） ２ Ａ
中圈 分类号： Ｎ １７ Ｔ ９１ ２ ・
基于FPGA的LDPC码编译码研究及硬件实现

基于FPGA的LDPC码编译码研究及硬件实现

基于FPGA的LDPC码编译码研究及硬件实现如今信息化的发展越来越迅速,对信息传输的要求也越来越高,高速的传输效率带来更大的误码概率,因此在保证传输效率的条件下选择一种纠错性能好的编译码技术是移动通信技术发展的关键。

本文选择性能接近香农极限的LDPC(低密度奇偶校验)码作为纠错码实现QPSK(正交相移键控)调制方式下的自发自收通信系统。

LDPC码在中长码的条件下,有着极为优越的译码性能,现已广泛应用于DVB-S2、4G通信系统和卫星通信中,同时成为了5G中长码编码方案。

本文首先概述了LDPC码编码和译码的发展历程和应用现状,然后重点研究了LDPC码的编译码算法。

对于编码算法,根据硬件实现复杂程度,选择了易于实现的QC(准循环)LDPC 编码算法,QC-LDPC编码算法校验矩阵子矩阵具有循环特征,编码时存储量和运算量较低。

对于译码算法,首先介绍了BP(置信传播)算法及其改进的LLR(对数似然比)BP译码算法,这两种算法有着较好的译码性能,但却不利于硬件实现,然后重点研究了最小和译码算法,以及这种算法在性能上的两种改进算法归一化最小和算法和带偏移量的最小和算法。

最后利用Matlab软件对LDPC码译码算法、码长、码率以及迭代次数等参数进行仿真,分析各参数对系统误码率性能的影响,确定选择归一化最小和译码算法实现译码功能。

然后根据确定的参数,在FPGA中实现了LDPC码的编译码器的设计,同时为了实现完整的通信系统,在FPGA中设计实现了QPSK调制解调系统。

接着,使用modusim软件对实现过程进行分模块的仿真验证,证明了算法的正确性。

最后介绍了实验室自研的SDR(软件定义无线电)平台,并且利用该平台对整个通信系统进行测试验证,通过实现LDPC编译码下的QPSK调制解调信号的自发自收功能,计算不同信噪比情况下的误码率,证明了译码性能达到指标要求,验证了系统实现的正确性。