秒脉冲电路

CD4060内部结构图:CD4060内部方框图CD4060电气参数:Absolute Maximum Ratings 绝对最大额定值：Supply V oltage电源电压(VDD) -0.5V to +18VInput V oltage输入电压(VIN) -0.5V to VDD +0.5VStorage Temperature Range储存温度-65℃ to +150℃范围(TS)Package Dissipation (PD)Dual-In-Line 普通双列封装700 mWSmall Outline 小外形封装500 mWLead Temperature 焊接温度(TL)Soldering, 10 seconds)（焊接10秒）260℃Recommended Operating Conditions 建议操作条件：Supply V oltage电源电压(VDD) +3V to +15V Input V oltage输入电压(VIN) 0V to VDD Operating Temperature Range工作温度范围(TA) -40℃ to +85℃DC Electrical Characteristics 直流电气特性：Symb ol 符号Parameter参数Conditions 测试条件-40°C +25°C +85°CUnits 单位最小最大最小典型最大最小最大ID D QuiescentDeviceCurrent静态电流VDD=5V,VIN =VDD or VSS22015μA VDD=10V,VIN =VDD or VSS44030VDD=15V,VIN=VDD or VSS88060VO L LOWLevelOutputV oltage 输出低电平电压VDD = 5V.50.050.05V VDD = 10V.50.050.05VDD = 15V.50.050.05VO H HIGHLevelOutputV oltage 输出高电平电压VDD = 5V4.954.9554.95V VDD = 10V9.959.95109.95VDD = 15V14.914.951514.95 5VI L LOWLevelInputV oltage 输入低电平电压VDD=5V,VO=0.5Vor 4.5V1.52 1.5 1.5V VDD=10V,VO=1.0V or 9.0V3.4 3.0 3.0VDD=15V,VO=1.5V or 13.5V4.6 4.0 4.0VI H HIGHLevelInputV oltage 输入高电平电压VDD=5V,VO=0.5Vor 4.5V3.53.5 33.5V VDD=10V,VO=1.0V or 9.0V7.7.0 67.VDD=15V,VO=1.5V or 13.5V11.11.911.IO L LOWLevelOutputCurrent 输出低电平电流(Note3)VDD = 5V, VO =0.4V0.520.440.880.36mA VDD = 10V, VO =0.5V1.31.12.250.9VDD = 15V, VO =1.5V3.63.0 8.82.4IO H HIGHLevelOutputCurrent 输出高电平电VDD = 5V, VO =4.6V-0.52-0.44-0.88-0.36 mAVDD = 10V, VO =9.5V-1.3-1.1-2.25-0.9流(Note 3) VDD = 15V, VO =13.5V-3.6-3.-8.8-2.4IIN InputCurrent 输入电流VDD = 15V, VIN =0V-.3-10-5-0.30-1.μAVDD = 15V, VIN =15V.310-50.31.0CD4060 AC Electrical Characteristics 交流电气特性：Symbol 符号Parameter 参数Conditions条件最小典型最大Units单位tPHL4, tPLH4 Propagation Delay Time to Q4 传递延迟时间到Q4VDD = 5V 550 1300nsVDD = 10V 250 525VDD = 15V 200 400tPHL, tPLH Interstage Propagation Delay Timefrom Qn to Qn+1VDD = 5V 150 330nsVDD = 10V 60 125VDD = 15V 45 90tTHL, tTLH Transition Time过渡时间VDD = 5V 100 200nsVDD = 10V 50 100VDD = 15V 40 80tWL, tWH Minimum Clock Pulse Width最小时钟脉冲宽度VDD = 5V 170 500nsVDD = 10V 65 170VDD = 15V 50 125trCL, tfCL Maximum Clock Rise and Fall Time最大时钟上升和下降时间VDD = 5V No LimitnsVDD = 10V No LimitVDD = 15V No LimitfCL Maximum Clock Frequency 最大时钟频率VDD = 5V 1 3MHzVDD = 10V 3 8VDD = 15V 4 10tPHL(R) Reset Propagation Delay 重置传输时延VDD = 5V 200 450nsVDD = 10V100 210VDD = 15V 80 170tWH(R) Minimum Reset Pulse Width 最小复位脉冲宽度VDD = 5V 200 450nsVDD = 10V100210VDD = 15V 80 170CIN Average Input Capacitance 平均输入电容Any Input 5 7.5 pFCPD Power Dissipation Capacitance 功耗电容50 pFCD4060典型应用电路CD4060B典型振荡器连接：上图-RC振荡器下图-晶体振荡器CD4060秒脉冲发生器电路:图2 CD4060秒脉冲发生器脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。

数字抢答器一、摘要：数字抢答器由主体电路与扩展电路组成。

优先编码电路、锁存器、译码电路将参赛队的输入信号在数码管上显示，抢答器电路和主持人复位键组成主体电路。

通过定时电路将秒脉冲产生的信号在显示器上输出实现计时功能和计分电路，共同构成扩展电路。

利用面包板经过排版、布线、调试等工作后数字抢答器成形。

关键字：抢答器倒计时电路计分器二、设计要求1、接通电源后，主持人将开关拨到“清除”状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间。

2、主持人将开关置于“开始”状态，宣布“开始”抢答器工作，定时器倒计时，扬声器给出声响提示。

3、选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示、扬声器提示。

4、当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。

如果再次抢答必须由主持人再次操作“清除”和“开始”状态开关。

5、设计一个计分器，实现选手得分，由主持人控制加减，设置清除功能。

三、功能介绍1、基本功能(1)设计一个智力竞赛抢答器，可同时供8名选手或8个代表队参赛，他们的选号分别是0、1、2、3、4、5、6、7，各用一个抢答按钮，按钮的编号对应分别是S0、S1、S2、S3、S4、S5、S6、S7.(2)给节目主持人设置一个控制开关，用来控制系统的清零（编号显示数码管灭灯）和抢答器的开始。

（3）抢答器具有数据锁存和显示的功能。

抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，同时扬声器给出音响提示。

此外，要封锁输入电路，禁止其他选手抢答。

优先抢答选手的编号一直保持主持人将系统清零为止。

2、扩展功能（4）抢答器具有定时抢答的功能，且一次抢答的时间可以由主持人设定（如30秒）。

当节目支持人启动“开始”键后，要求定时器立即减计时，并用显示器显示，同时扬声器发出短暂的声响。

（5）参加选手在设定的时间内抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零为止。

目录摘要 (Ⅰ)1 理论知识准备 (1)2 方案论证 (2)2.1 备选方案 (2)2.2 方案选择 (5)3 电路设计 (7)3.1 选择器件 (7)3.1.1 555定时器 (7)3.1.2 74LS194移位寄存器 (8)3.2 功能模块 (10)3.2.1 时钟脉冲产生电路 (10)3.2.2 彩灯维持电路 (12)3.2.3 显示电路 (14)4 电路调试 (15)4.1 总体电路仿真 (15)4.2 电路布线 (16)4.3 电路调试结果 (17)心得体会 (18)参考文献 (19)1 理论知识准备本次做的彩灯循环控制其实也可以看成是不是用单片机而实现的流水灯电路，流水灯是一串按一定的规律像流水一样连续闪亮。

流水灯控制是可编程控制器的一个应用，其控制思想在工业控制技术领域也同样适用。

循环彩灯控制可用多种方法实现，但对现代可编程控制器而言，利用移位寄存器实现最为便利。

通常用左移寄存器实现灯的单方向移动；用双向移位寄存器实现灯的双向移动。

控制程序中，关键在于数据移位方向的控制。

单方向控制的流水灯，使用左移寄存器可容易地实现。

如果流水灯的点亮顺序是双向的，则使用双向移位寄存器进行控制。

由于本次设计只是设计了单向的彩灯循环电路，所以彩灯控制电路由三个模块构成，显示电路﹑秒脉冲电路和维持电路。

秒脉冲电路全程为电路提供矩形波信号使彩灯定时发亮；显示电路为维持电路提供电源：维持电路在显示电路部分提供电源的情况下为电路提供一段较长的高电平，使彩灯在全部变亮后保持一段时间。

同时结合显示电路部分所带元件（主要是74LS194）的性质，使彩灯从右到左依次由暗变亮，亮后维持一段时间，然后熄灭，并且不断重复。

由于本次设计并不是很复杂，所以本设计只采用数字集成电路的555定时器和移位寄存器，产生相应的控制信号，从而控制彩灯的闪烁。

数据选择器的输出端接移位寄存器的输入端，在时钟脉冲的作用下，数据在移位寄存器的八位并行输出端从Q0到Q7顺序移动。

数字电子钟逻辑电路设计一、简述数字电子钟是一种用数字显示秒、分、时、日的计时装置,与传统的机械钟相比,它具有走时准确,显示直观、无机械传动装置等优点,因而得到了广泛的应用;小到人们日常生活中的电子手表,大到车站、码头、机场等公共场所的大型数显电子钟;数字电子钟的电路组成方框图如图所示;图数字电子钟框图由图可见,数字电子钟由以下几部分组成：石英晶体振荡器和分频器组成的秒脉冲发生器；校时电路；六十进制秒、分计数器,二十四进制或十二进制计时计数器；秒、分、时的译码显示部分等;二、设计任务和要求用中、小规模集成电路设计一台能显示日、时、分、秒的数字电子钟,要求如下：1.由晶振电路产生1Hz标准秒信号;2.秒、分为00～59六十进制计数器;3. 时为00～23二十四进制计数器;4. 周显示从1～日为七进制计数器;5. 可手动校时：能分别进行秒、分、时、日的校时;只要将开关置于手动位置,可分别对秒、分、时、日进行手动脉冲输入调整或连续脉冲输入的校正;6. 整点报时;整点报时电路要求在每个整点前呜叫五次低音500Hz,整点时再呜叫一次高音1000Hz;三、可选用器材1. 通用实验底板2. 直流稳压电源3. 集成电路：CD4060、74LS74、74LS161、74LS248及门电路4. 晶振：32768 Hz5. 电容：100μF/16V 、22pF 、3～22pF 之间6. 电阻：200Ω、10K Ω、22M Ω7. 电位器：Ω或Ω8. 数显：共阴显示器LC5011-119. 开关：单次按键10. 三极管：805011. 喇叭：1 W /4,8Ω四、设计方案提示根据设计任务和要求,对照数字电子钟的框图,可以分以下几部分进行模块化设计;1. 秒脉冲发生器脉冲发生器是数字钟的核心部分,它的精度和稳定度决定了数字钟的质量,通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz 的秒脉冲;如晶振为32768 Hz,通过15次二分频后可获得1Hz 的脉冲输出,电路图如图所示;74LS741Hz图 秒脉冲发生器2. 计数译码显示秒、分、时、日分别为60、60、24、7进制计数器、秒、分均为60进制,即显示00～59,它们的个位为十进制,十位为六进制;时为二十四进制计数器,显示为00～23,个位仍为十进制,而十位为三进制,但当十进位计到2,而个位计到4时清零,就为二十四进制了;周为七进制数,按人们一般的概念一周的显示日期“日、1、2、3、4、5、6”,所以我们设计这个七进制计数器,应根据译码显示器的状态表来进行,如表所示;按表状态表不难设计出“日”计数器的电路日用数字8代替;所有计数器的译码显示均采用BCD—七段译码器,显示器采用共阴或共阳的显示器;表状态表3.校时电路在刚刚开机接通电源时,由于日、时、分、秒为任意值,所以,需要进行调整;置开关在手动位置,分别对时、分、秒、日进行单独计数,计数脉冲由单次脉冲或连续脉冲输入;4.整点报时电路当时计数器在每次计到整点前六秒时,需要报时,这可用译码电路来解决;即当分为59时,则秒在计数计到54时,输出一延时高电平去打开低音与门,使报时声按500Hz频率呜叫5声,直至秒计数器计到58时,结束这高电平脉冲；当秒计数到59时,则去驱动高音1KHz频率输出而鸣叫1声;五、参考电路数字电子钟逻辑电路参考图如图所示;图数字电子钟逻辑电路参考图六、参考电路简要说明1. 秒脉冲电路由晶振32768Hz经14分频器分频为2Hz,再经一次分频,即得1Hz标准秒脉冲,供时钟计数器用;2. 单次脉冲、连续脉冲这主要是供手动校时用;若开关K1打在单次端,要调整日、时、分、秒即可按单次脉冲进行校正;如K1在单次,K2在手动,则此时按动单次脉冲键,使周计数器从星期1到星期日计数;若开关K1处于连续端,则校正时,不需要按动单次脉冲,即可进行校正;单次、连续脉冲均由门电路构成;3. 秒、分、时、日计数器这一部分电路均使用中规模集成电路74LS161实现秒、分、时的计数,其中秒、分为六十进制,时为二十四进制;从图3中可以发现秒、分两组计数器完全相同;当计数到59时,再来一个脉冲变成00,然后再重新开始计数;图中利用“异步清零”反馈到/CR端,而实现个位十进制,十位六进制的功能;时计数器为二十四进制,当开始计数时,个位按十进制计数,当计到23时,这时再来一个脉冲,应该回到“零”;所以,这里必须使个位既能完成十进制计数,又能在高低位满足“23”这一数字后,时计数器清零,图中采用了十位的“2”和个位的“4”相与非后再清零;对于日计数器电路,它是由四个D触发器组成的也可以用JK触发器,其逻辑功能满足了表1,即当计数器计到6后,再来一个脉冲,用7的瞬态将Q4、Q3、Q2、Q1置数,即为“1000”,从而显示“日”8;4．译码、显示译码、显示很简单,采用共阴极LED数码管LC5011-11和译码器74LS248,当然也可用共阳数码管和译码器;5.整点报时当计数到整点的前6秒钟,此时应该准备报时;图3中,当分计到59分时,将分触发器QH置1,而等到秒计数到54秒时,将秒触发器QL置1,然后通过QL与QH相与后再和1s标准秒信号相与而去控制低音喇叭呜叫,直至59秒时,产生一个复位信号,使QL清0,停止低音呜叫,同时59秒信号的反相又和QH相与后去控制高音喇叭呜叫;当计到分、秒从59：59—00：00时,呜叫结束,完成整点报时;6.呜叫电路呜叫电路由高、低两种频率通过或门去驱动一个三极管,带动喇叭呜叫;1KHz和500Hz从晶振分频器近似获得;如图中CD4060分频器的输出端Q5和Q6;Q5输出频率为1024Hz,Q6输出频率为512Hz;。

一．设计题目数字时钟仿真设计二．设计目的和要球1）目的掌握数字时钟的工作原理和设计方法，学会用Multisim10软件操作实验内容，掌握设计性试验的实验方法。

数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的应用。

数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。

因此，我们此次设计数字钟就是为了了解数字钟的原理，从而学会制作数字钟。

而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法。

且由于数字钟包括组合逻辑电路和时序电路。

通过它可以进一步学习和掌握各种组合逻辑电路与时序电路的原理和方法。

2）要求（1）设计一个具有时、分、秒的十进制数字显示的计时器。

（2）具有手动校时、校分的功能。

（3）通过开关能实现小时的十二进制和二十四进制转换。

（4）具有整点报时的功能，应该是每个整点完成相应点数的报时，如3点钟响3声。

三．设计原理1）总体方案设计数字时钟由振荡器、分频器、计数器、译码现实、报时等电路组成。

其中，振荡器和分频器组成标准信号发生器，直接决定计时系统的精度。

由不同进制的计数器、译码器和显示器组成计时系统。

将标准秒信号送入采用六十进制的“秒计数器”，每累计60s就发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。

“分计数器”也采用六十进制计数器，每累计60min，发出一个“时脉冲”信号，该信号将被送到“时计数器”。

“时计数器”采用二十四进制或十二进制计时器，可实现对一天24h 或12h 的累计。

译码显示电路将“时”、“分”、“秒”计数器的输出状态通过六位七段译码器显示器显示出来，可进行整点报时，计时出现误差时，可以用校时电路校时、校分。

数字时钟的原理框图如图1所示。

2）单元电路设计1.秒脉冲产生电路秒脉冲产生电路用一个1Hz 的秒脉冲时钟信号源代替。

比赛24秒倒计时电路的设计与制作比赛24秒倒计时电路的设计与制作中国工程物理研究院工学院赵应泽龙江一、电路组成电路由秒脉冲发生器、计数器、译码器、显示电路、报警电路和辅助控制电路五部分组成，见图1。

其整机电路如图2所示，印制板电路如图3所示。

经过计算得到．f≈IHz，即1秒。

2．计数器计数器由两片74Lsl92同步十进制可逆计数器构成。

利用减计数利用预置数，实现计数器按8421码递减进行减计数。

利用借位输出端与下一级的cP。

连接，实现计数器之间的级联。

利用预置数端实现异步置数。

当R。

=0，且时，不管cPU 和cPD时钟输入端的状态如何，将使计数器的输出等于并行输入数据，即Q3Q2Q1Q0=D3D2D1D0。

3．译码及显示电路本电路由译码驱动74Ls48和7段共阴数码管组成。

74Ls48译码驱动器具有以下特点：内部上拉输出驱动，有效高电平输出，内部有升压电阻而无需外接电阻。

4．控制电路完成计数器的复位、启动计数、暂停／继续计数、声光报警等功能。

控制电路由Ic5组成。

Ic5B受计数器的控制。

Ic5c、Ic5D组成Rs触发器，实现计数器的复位、计数和保持"24"、以及声、光报警的功能。

(1)K1：启动按钮。

K1处于断开位置时，当计数器递减计数到零时，控制电路发出声、光报警信号，计数器保持"24"状态不变，处于等待状态。

当K1闭合时，计数器开始计数。

(2)K2：手动复位按钮。

当按下I(2时，不管计数器工作于什么状态，计数器立即复位到预置数值，即"24"。

当松开K2时，计数器从24开始计数。

(3)K3：暂停按钮。

当"暂停／连续"开关处于"暂停"时，计数器暂停计数，显示器保持不变，当此开关处于"连续"开关，计数器继续累计计数。

5．报警电路当Ic5D输出为低电平时，发光二极管D发光，同时蜂鸣器发出报警。

1．秒信号的发生电路秒信号发生电路由集成电路555定时器与RC组成的多谐振荡器构成。

需要的芯片有集成电路555定时器，还有电阻和电容。

下图为其电路图：图3-1 秒信号发生电路振荡电路是数字钟的核心部分，它的频率和稳定性直接关系到表的精度。

因此选择555定时器构成的多谐振荡器，其中电容C1为47微法，C2为0.01微法，两个电阻R1=R2=10K欧姆。

此时在电路的输出端就得到了一个周期性的矩形波，其振荡频率为：f=1.43/[(R1+2R2)C] (3-1)由公式（3-1）代入R1 ，R2和C的值得，f=1Hz。

即其输出频率为1Hz的矩形波信号2. 用555制作秒脉冲输出频率为1Hz,占空比为50%.由于CD4060在MULTISIM中仿真不了，所以本设计采用三片74HC161和一片74HC160IC级联，构成2^15分频器。

单元电路连接如下图所示：3、基于NE555的秒方波发生器的设计用NE555芯片以及外围电路搭建成一个多谐振荡器，通过设计外围电路的参数输出方波频率为1Hz，故称为秒方波发生器。

由于脉冲的占空比对系统的影响不大，故把占空比设计为1/3。

输出方波用作计数器及D触发器的clk信号。

NE555定时器引脚图如图1所示，脉冲频率公式：f=1／（R1+2R2）C㏑2选择R1=47K，R2=47K，RV1=2K，C=10μF，形成电路图如图2所示：图6A2555_VIRTUAL GNDDIS OUTRST VCCTHR CONTRI C5330nFC610uFR1747kΩR1847kΩR192kΩKey=A50%VCC98765图7秒脉冲发生器13 瓷片电容 0.01uF 2 14 点解电容 10uF 12.1振荡器电路2.1.1 用555作振荡器采用集成电路555定时器与RC 组成的多谐振荡器。

输出的脉冲频率为=2)2+(1=121In C R R f 1KHz ，周期T =1=f S 1ms 。

数字频率计设计方案•数字频率计设计方案数字频率计是直接用十进制数码来显示被测信号频率的一种测量装置。

本频率计在电路设计中充分考虑了电路简洁，功能实用，制作方便，调试简单，性能良好，成本低廉。

电路工作原理频率是单位时间里脉冲的个数，数字式频率计的测量原理分直接测频率法和测周期法两类，直接测频法是测量单位时间内被测信号的周期数。

考虑使用常见元件和降低成本，本设计采用直接测频率法，电路主要由五部分组成，其方框图如图1所示。

被测信号经放大、整形后，送入计数器进行计数；秒脉冲电路产生标准秒脉冲，经闸门控制电路形成控制信号控制计数器的工作模式；计数结果由数码管直接显示出来。

电路原理图如图2所示。

由以下几部分电路组成：1．放大整形电路由Q3、Q4、VD3、VD4、IC4及外围元件组成，对输入信号进行放大、整形处理，将被测信号变换成矩形开关信号。

输入信号由“lN ”输入端输入，C3、C4、R6、R7、VD3、VD4组成输入及限幅保护电路。

Q3、Q4组成宽频带放大器，Q3为结型场效应管、用于提高输入阻抗。

4049反向器D5、D6和电阻R14、R15构成施密特触发器，将模拟信号变换成边沿陡直的方波脉冲送入计数器CP 。

C3、C4、C5、C7为耦合电容，C6、C8为旁路电容。

2．秒脉冲产生电路秒脉冲由石英钟集成电路SM5544产生。

该集成电路内包含32．768kHz 晶振、多级分频、放大驱动电路等。

由于IC1与外接的32．768KHz 实时晶振共同构成32．768KHz 振荡器，其3脚交替输出窄脉冲信号。

脉宽31．2ms ，周期2s ，两输出脉冲时差1s ，经三极管QQ1、Q1、QQ2、Q2放大后再和与非门IC2B 作与非运算，输出周期为1s 的窄脉冲。

各点波形如图3所示。

3．闸门控制电路其作用是形成计数器所需的控制脉冲。

秒脉冲信号经八进制计数／分配器CD4022(IC3)、与非门IC2D 、IC2A 、IC2C 处理后，形成清零信号R 和闸门控制信号INH 。

数字电子钟的设计与制作一、设计概述1.设计任务➢时钟脉冲电路设计➢60进制计数器设计➢24进制计数器设计➢“秒”，“分”，“小时”脉冲逻辑电路设计➢“秒”，“分”，“小时”显示电路设计➢“分”，“小时”校时电路➢整点报时电路2.功能特性➢设计的数字钟能直接显示“时”，“分”，“秒”，并以24小时为一计时周期。

➢当电路发生走时误差时，要求电路具有校时功能。

➢要求电路具有整点报时功能，报时声响为四低一高，最后一响正好为整点。

3.原理框图图 1 原理框图二、设计原理数字钟是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。

它的计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能和报时功能。

因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器、校时电路、报时电路和振荡器组成。

干电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路组成。

秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。

将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发现胡一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。

“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。

“时计数器”采用24进制计时器，可实现对一天24小时的累计。

译码显示电路将“时”、“分”、“秒”计数器的输出状态菁七段显示译码器译码，通过六位LED七段显示器显示出来。

整点报时电路时根据计时系统的输出状态产生一脉冲信号，然后去触发一音频发生器实现报时。

校时电路时用来对“时”、“分”、“秒”显示数字进行校对调整的。

三、设计步骤1.计数器电路根据计数周期分别组成两个60进制（秒、分）和一个24进制（时）的计数器。

把它们适当连接就可以构成秒、分、时的计数，实现计时功能。

CC4518的符号如图，一个芯片集成了两个完全相同的十进制计数器，其异步清零信号CR是高电平有效。

1．秒信号的发生电路秒信号发生电路由集成电路555定时器与RC组成的多谐振荡器构成。

需要的芯片有集成电路555定时器，还有电阻和电容。

下图为其电路图：图 3-1 秒信号发生电路振荡电路是数字钟的核心部分，它的频率和稳定性直接关系到表的精度。

因此选择555定时器构成的多谐振荡器，其中电容C1为47微法，C2为0.01微法，两个电阻R1=R2=10K欧姆。

此时在电路的输出端就得到了一个周期性的矩形波，其振荡频率为：f=1.43/[(R1+2R2)C] (3-1)由公式（3-1）代入R1 ，R2和C的值得，f=1Hz。

即其输出频率为1Hz的矩形波信号2. 用555制作秒脉冲输出频率为1Hz,占空比为50%.由于CD4060在MULTISIM中仿真不了，所以本设计采用三片74HC161和一片74HC160IC级联，构成2^15分频器。

单元电路连接如下图所示：3、基于NE555的秒方波发生器的设计用NE555芯片以及外围电路搭建成一个多谐振荡器，通过设计外围电路的参数输出方波频率为1Hz，故称为秒方波发生器。

由于脉冲的占空比对系统的影响不大，故把占空比设计为1/3。

输出方波用作计数器及D触发器的clk信号。

NE555定时器引脚图如图1所示，脉冲频率公式：f=1／（R1+2R2）C㏑2选择R1=47K，R2=47K，RV1=2K，C=10μF，形成电路图如图2所示：图6A2555_VIRTUAL GNDDIS OUTRST VCCTHR CONTRI C5330nFC610uFR1747kΩR1847kΩR192kΩKey=A50%VCC98765图7秒脉冲发生器13 瓷片电容 0.01uF 2 14 点解电容 10uF 12.1振荡器电路2.1.1 用555作振荡器采用集成电路555定时器与RC 组成的多谐振荡器。

输出的脉冲频率为=2)2+(1=121In C R R f 1KHz ，周期T =1=f S 1ms 。

脉冲、脉冲电路和脉冲电磁阀⼀、脉冲和PWM1.脉冲(pulse)是⼀个周期内有⾼电平和低电平的信号，但是其占空⽐是不可调，也就是在⼀个周期内⾼电平占有的百分⽐是不可调节的。

⼀般为单独的⼀个⽅波信号。

单个脉冲信号可⽤于控制电机的运转⽅向，也可⽤于控制步进电机，例如每个脉冲步进电机专⼀不。

2.脉宽调制(pwm)是⼀个可变频可变占空⽐的周期性⾼低电平波。

由于PWM波是周期性的，因此可作为外部计数器的时钟源。

同时，由于PWM波的频率可调和占空⽐可调的特性，可⽤于步进电机和直流伺服电机的定位控制和调速。

占空⽐是指⾼电平的时间占整个周期的⽐例。

脉冲宽度调制是利⽤微处理器的数字输出来对模拟电路进⾏控制的⼀种⾮常有效的技术，⼴泛应⽤在从测量、通信到功率控制与变换的许多领域中。

根据相应载荷的变化来调制晶体管基极或MOS管栅极的偏置来实现晶体管或MOS管导通时间的改变，从⽽实现开关稳压电源输出的改变。

脉冲宽度调制就是在合适的信号频率下，通过⼀个周期⾥改变占空⽐的⽅式来改变输出的有效电压。

3.正负脉冲：相对⾼于基准电平的脉冲就是正脉冲，低于基准电平的脉冲就是负脉冲，⼀般地电平是基准电平。

正负脉冲的区别主要是看在脉冲到来时，是向上跳变还是向下跳变。

向上跳的就是正脉冲，反之就是负脉冲。

⽽不是看幅值是正还是负。

4.脉宽：就是⾼电平持续的时间。

常⽤来作为采样信号或者晶闸管等元件的触发信号。

5.脉冲间隔：当前脉冲结束到下⼀个脉冲到来的时间间隔。

6.脉冲频率：周期性重复的脉冲每秒出现的个数称为“脉冲频率”，其倒数称为“脉冲周期” 。

7.脉冲信号：瞬间突然变化,作⽤时间极短的电压或电流称为脉冲信号.它可以是周期性重复的,也可以是⾮周期性的或单次的。

是按⼀定电压幅度，⼀定时间间隔连续发出。

8.脉冲电源：⽤户的负载需要断续加电，即按照⼀定的时间规律，向负载加电⼀定的时间，然后⼜断电⼀定的时间，通断⼀次形成⼀个周期。

如此反复执⾏，便构成脉冲电源。

24秒倒计时电路的简单制作本设计采用555作为振荡电路，由74LSl92、74LS48和七段共阴LED数码管构成计时电路，具有计时器直接复位、启动、暂停、连续计时和报警功能。

该电路制作、调试简单，采用普通器件，一装即成。

一、电路组成电路由秒脉冲发生器、计数器、译码器、显示电路、报警电路和辅助控制电路五部分组成，见右图。

其整机电路如下图所示，印制板电路如左图所示。

1.秒脉冲发生器秒脉冲产生电路由555定时嚣和外接元件R1、R2、C构成多谐振荡器。

输出脉冲的频率为：经过计算得到f≈1Hz即1秒。

2.计数器计数器由两片74LS192同步十进制可逆计数器构成。

利用减计数Rd=0，反向=0，CPd=1，实现计数器按8421码递减进行减计数。

利用借位输出端反向BO与下一级的CPd连接，实现计数器之间的级联。

利用预置数反向LD端实现异步置数。

当Rd=0，且反向LD=0时，不管CPu和CPd时钟输入端的状态如何，将使计数器的输出等于并行输人数据，即Q3Q2Q1Q0=D3D2D1D0。

3.译码及显示电路本电路由译码驱动74LS48和7段共阴数码管组成。

74LS48译码驱动器具有以下特点：内部上拉输出驱动，有效高电平输出，内部有升压电阻而无需外接电阻。

4.控制电路完成计数器的复位、启动计数、暂停/继续计数、声光报警等功能。

控制电路由IC5组成。

IC5B受计数器的控制。

IC5C、IC5D组成RS触发器，实现计数器的复位、计数和保持“24”、以及声、光报警的功能。

(1)K1：启动按钮。

K1处于断开位置时，当计数器递减计数到零时，控制电路发出声、光报警信号，计数器保持“24”状态不变，处于等待状态。

当K1闭合时，计数器开始计数。

(2)K2：手动复位按钮。

当接下K2时，不管计数器工作于什么状态，计数器立即复位到预置数值，即“24”。

当松开K2时，计数器从24开始计数。

(3)K3：暂停按钮。

当“暂停/连续”开关处于“暂停”时，计数器暂停计数，显示器保持不变，当此开关处于“连续”开关，计数器继续累计计数。

2.3.3 秒脉冲产生电路模块设计2.3.3.1 电路模块的作用该模块的作用是将10kHz时钟信号经过10000分频得到1Hz的秒脉冲时钟信号，做为秒计数电路模块的输入时钟信号。

因此，该模块有2个端口，输入端口为clk_10kHz，输出端口为clk_1Hz。

2.3.3.2 设计思路输入的时钟信号频率为10kHz，周期为0.01ms；输出的时钟信号频率为1Hz，周期为1s；由此可看出，输出信号的频率比输入信号的频率降低了10000倍，因此周期提高了10000倍；因此在编写程序代码时，设计一个中间计数器jsq，目的是对输入信号进行计数；当计数器jsq从0计数到4999时，计数了5000次，输出信号持续为高电平；而当计数器jsq从5000计数到9999时，同样也计数了5000次，然后输出信号持续为低电平；由此可以得知输出的信号周期为输入信号的10000倍，从而实现了10000分频的目的，并使得输出信号的占空比为50%。

2.3.3.3 程序代码及代码解析1. 模块声明module FDIV(clk_1Hz,clk_10kHz); /*模块声明*/。

endmodule模块名：FDIV；两个端口：clk_1Hz和clk_10kHz2. 端口定义：注意输入信号和输出信号的位宽input clk_10kHz; /*输入端口定义*/output clk_1Hz; /*输出端口定义*/3. 数据类型说明reg clk_1Hz; /* clk_1Hz为寄存器型变量*/reg[13:0] jsq; /*jsq为中间计数器变量*/由于电路中需要一个计数器来计数，因此定义了一个中间变量jsq，且数据类型为寄存器型（reg型），该计数器能从0计数到9999（10000次），故位宽为14位。

4. 逻辑功能描述（1）代码一：always @(posedge clk_10kHz)beginif(jsq<4999)begin jsq<=jsq+1;clk_1Hz<=1; endelse if(jsq==9999)begin jsq<=0; clk_1Hz<= 0; endelse begin jsq<=jsq+1; clk_1Hz<= 0; endend代码解析：每当输入信号clk_10kHz 的上升沿到来时，执行always 中的begin －end 块内语句。

数电课程设计报告-数字电子钟东北大学第一篇：数电课程设计报告-数字电子钟东北大学课程设计报告设计题目：数字电子钟设计与实现班级：学号：姓名：指导教师：设计时间：摘要数字时钟已成为人们日常生活中必不可少的必需品，广泛于个人家庭以及办公室等公共场所，给人们的生活、学习、工作、娱乐带来了极大的方便。

由于数字集成电路技术的发展采用了先进的三石英技术，使数字时钟具有走时准确、性能稳定、携带方便等优点，它还用于计时、自动报时及自动控制等各个领域。

尽管目前市场上已有现成的数字时钟电路芯片出售，价格便宜、使用也方便，但鉴于数字时钟电路的基本组成包含了数字电路的组成部分，因此进行数定时钟的设计是必要的。

在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来增养我们的综合分析和设计电路的能力。

本次设计以数字时钟为主，实现对时、分、秒数字显示的计数器计时装置，周期为24小时，显示满为23时59分59秒并具４有校时功能的数电子时钟。

电路主要采用中规模的集成电路，本电路主要脉冲产生模块、校时模块、两个六十进制模块（分、秒）、一个二十四进制模块（时）和一个报时逻辑电路组成。

时、分、秒再通过BCD-7段译码显示屏显示出来。

关键词：计数器译码器校时目录概述2 课程设计任务及要求2.1 设计任务2.2 设计要求3 理论设计3.1方案论证3.2 系统设计3.2.1 结构框图及说明3.2.2 系统原理图及工作原理3.3 单元电路设计3.3.1秒脉冲电路设计3.3.2时、分、秒计数器电路3.3.3校时电路3.3.4译码显示电路3.3.5定时电路设计4.软件仿真4.1 仿真电路图4.2 仿真过程4.2 仿真结果5.结论6.使用仪器设备清单7.参考文献。

8.收获、体会和建议。

5 5 8 10 11 13 15 16181919202.课程设计及要求2.1设计任务数字电子时钟是一种用数字电路技术实现“时”、“分”、“秒”计时的装置。

精密秒脉冲发生器电路第一种：使用价格低廉的32768HZ晶体，配上HC4060电路，自身工作电压 2 － 6V,静态电流仅仅 20uA 左右。

没有任何分频和其他多余器件，如果集成电路采用贴片封装，体积将非常小。

本身具有天然的秒闪烁脉冲信号。

也可以配套CD4060电路，但是电压范围为 3 － 18V，静态电流随电压提高而上升，在 5V 供电时，静态电流约 0.25 － 5uA，主要考虑的是在 3.0V电池供电时的停振问题。

而HC4060电路工作电压可以低一些。

（本电路还可以输出其他标准频率的参考信号，印刷板上预留了 5 种频率输出信号的焊盘）。

主要参数：供电：DC5V. 月误差：≤ 15S。

提示：输出应该外加高输入阻抗的缓冲级。

第二种：是高频高精度晶体振荡电路，也叫“高频石英钟电路”，由于原来是驱动步进电机的，所以其输出间隔是 2*0.5HZ/S,我们仅仅使用单边电路，可以得到 30 个脉冲/S。

其供电电压仅仅 1.5V，神奇的低！工作电流不到 1uA，输出电压也很低，因此，使用分立的 PNP 三极管把电平提高到任意值。

需要注意：1.5V 电源的正端子，应该就是 5V 电源的正端子。

市场上已经较难购买到5512F电路了。

上面的电路无需太多调整，本身就有非常准确的精度。

如果与单片机配套，单片机需要干的事情仅仅就是计数而已。

对5512F电路，单片机还需要生成一个秒脉冲输出信号。

（0.5S 的高低交替电平输出）。

主要参数：供电：DC5V. 月误差：≤ 6S。

提示：输出应该外加高输入阻抗的缓冲级。

第三种：CD4060组成的精确秒脉冲电路发生器电路主要参数：供电：DC5V. 月误差：≤ 15S。

秒脉冲发生电路如下图所示,使用价格低廉的 32768HZ 晶体，配上 HC4060 电路，自身工作电压 2 － 6V,静态电流仅仅 20uA 左右。

没有任何分频和其他多余器件，如果集成电路采用贴片封装，体积将非常小。

(19)中华人民共和国国家知识产权局(12)实用新型专利(10)授权公告号 (45)授权公告日 (21)申请号 201921979136.6(22)申请日 2019.11.15(73)专利权人 大族激光科技产业集团股份有限公司地址 518000 广东省深圳市南山区深南大道9988号(72)发明人 王苗　赫笑然　邓端崇　许啟健　高云峰　(74)专利代理机构 深圳市道臻知识产权代理有限公司 44360代理人 陈琳(51)Int.Cl.H03K 3/017(2006.01)H03K 3/335(2006.01)(54)实用新型名称一种皮秒脉冲信号产生电路(57)摘要本实用新型涉及电子技术领域，具体涉及一种皮秒脉冲信号产生电路。

所述皮秒脉冲信号产生电路包括用于产生第一皮秒脉冲信号的脉冲产生单元，以及脉冲信号处理单元，所述脉冲信号处理单元对脉冲产生单元产生的第一皮秒脉冲信号的脉宽进行变窄处理，输出第二皮秒脉冲信号，所述第二皮秒脉冲信号的脉宽小于第一皮秒脉冲信号的脉宽。

通过设置脉冲信号处理单元，对脉冲产生单元产生的第一皮秒脉冲信号的脉宽进行变窄处理，输出第二皮秒脉冲信号，第二皮秒脉冲信号的脉宽小于第一皮秒脉冲信号的脉宽，使得输出的皮秒脉冲信号宽度更小，可应用于激光器种子源控制，辐射天线信号源及信号检测等。

权利要求书1页 说明书3页 附图2页CN 210444238 U 2020.05.01C N 210444238U1.一种皮秒脉冲信号产生电路，其特征在于，包括用于产生第一皮秒脉冲信号的脉冲产生单元，以及脉冲信号处理单元，所述脉冲信号处理单元对脉冲产生单元产生的第一皮秒脉冲信号的脉宽进行变窄处理，输出第二皮秒脉冲信号，所述第二皮秒脉冲信号的脉宽小于第一皮秒脉冲信号的脉宽。

2.根据权利要求1所述的皮秒脉冲信号产生电路，其特征在于，所述皮秒脉冲信号产生电路还包括与脉冲信号处理单元的输入端连接用于设定一比较电压的比较电压设定单元。