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Project4 VerilogHDL完成单周期处理器开发(2013.12.2)

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单周期CPU实验报告

单周期CPU实验报告

MIPS-CPU设计实验报告实验名称：32位单周期MIPS-CPU设计姓名学号：刘高斯11072205实验日期：2014年12月19日目录前言MIPS简介------------------------------------------------------------- 3 实验目的------------------------------------------------------------- 3第一部分VERILOG HDL 语言实现部分实验内容------------------------------------------------------------- 4 试验环境------------------------------------------------------------- 4 模块简介------------------------------------------------------------- 4 实验截图------------------------------------------------------------- 5 实验感想------------------------------------------------------------- 5 实验代码------------------------------------------------------------- 6第二部分LOGISIM 语言实现部分实验内容------------------------------------------------------------- 16 实验环境------------------------------------------------------------- 16模块设计------------------------------------------------------------- 16 试验感想------------------------------------------------------------- 23前言一、MIPS简介MIPS是世界上很流行的一种RISC处理器。

单周期CPU实验报告

单周期CPU实验报告

MIPS-CPU设计实验报告实验名称：32位单周期MIPS-CPU设计姓名学号：刘高斯11072205实验日期：2014年12月19日目录前言MIPS简介------------------------------------------------------------- 3 实验目的------------------------------------------------------------- 3第一部分VERILOG HDL 语言实现部分实验内容------------------------------------------------------------- 4 试验环境------------------------------------------------------------- 4 模块简介------------------------------------------------------------- 4 实验截图------------------------------------------------------------- 5 实验感想------------------------------------------------------------- 5 实验代码------------------------------------------------------------- 6第二部分LOGISIM 语言实现部分实验内容------------------------------------------------------------- 16 实验环境------------------------------------------------------------- 16模块设计------------------------------------------------------------- 16 试验感想------------------------------------------------------------- 23前言一、MIPS简介MIPS是世界上很流行的一种RISC处理器。

Project5 VerilogHDL开发多周期处理器(V1.3@2013.12.08)

Project5 VerilogHDL开发多周期处理器(V1.3@2013.12.08)

2. 3.4.Figure1 多周期数据通路(供参考)5.多周期数据通路应必须包括PC、NPC、IM、DM这4个独立模块。

其中：a)IM：容量为4KB(32bit×1024字)。

b)DM：容量为4KB(32bit×1024字)。

6.层次及模块实例化命名必须满足下列要求：a)本project的顶层设计文件命名：mips.v。

b)PC必须被实例化命名：U_PC。

下面代码为示例。

pc U_PC(…) ; // 实例化PC(程序计数器)c)指令存储器必须被实例化命名：U_IM。

d)数据存储器必须被实例化命名：U_DM。

e)寄存器文件必须被实例化命名：U_RF。

7.建议datapath中的每个module都由一个独立的V erilogHDL文件组成。

a)建议所有mux（包括不同位数、不同端口数等）都建模在一个mux.v中。

可以有多个module。

8.为使得代码更加清晰可读，建议多使用宏定义，并将宏定义组织在1个或多个头文件中。

9.PC复位后初值为0x0000_3000，目的是与MARS的Memory Configuration相配合。

a)现场测试用的测试程序将通过MARS产生，其配置模式如Figure2所示。

Figure2 MIPS存储配置模式(MARS memory configuration)10.建议你用工程化方法来构造数据通路和状态机。

具体内容请参见随project提供的PPT。

a)你初次接触工程化方法时可能不是非常理解其价值。

但一旦当你运用这个方法后(特别是在后续project中)，你会发现设计将被分为2个环节：真正意义上的设计和实现。

b)设计：仅仅在表格中就可以完成，而无需在HDL这个层次进行。

这一方面避免了HDL的大量细节对设计的干扰，另一方面使得你的设计可以被追朔，从而更高效的开发和准确的发现错误。

c)实现：当设计都完成后，可以一次性的完成HDL编码。

这个编码仅仅是对表格的翻译，对你的要求仅仅是掌握基本的HDL和认真细心。

单周期CPU及其Verilog_HDL实现概要共94页文档

单周期CPU及其Verilog_HDL实现概要共94页文档

36、自己的鞋子，自己知道紧在哪里。——西班牙
37、我们唯一不会改正的缺点是软弱。——拉罗什福科
xiexie! 38、我这个人走得很慢，但是我从不后退。——亚伯拉罕·林肯
39、勿问成功的秘诀为何，且尽全力做你应该做的事吧。——美华纳

40、学而不思则罔，思而不学则殆。——孔子
单周期CPU及其Verilog_HDL实现概 要
1、纪律是管理关系的形式。——阿法 纳西耶 夫 2、改革如果不讲纪律，就难以成功。
3、道德行为训练，不是通过语言影响 ，而是 让儿童 练习良 好道德 行为， 克服懒 惰、轻 率、不 守纪律 、颓废 等不良 行为。 4、学校没有纪律便如磨房里没有水。 ——夸 美纽斯
5、教导儿童服从真理、服从集体，养 成儿童 自觉的 纪律性 ，这是 儿童道 德教育 最重要 的部分 。—— 陈鹤琴
谢谢！

第5章单周期CPU及其Verilog HDL设计

第5章单周期CPU及其Verilog HDL设计
26 25 21 20 16 15 11 10 6 5 0
op 6 bits
rs 5 bits
rt 5 bits
rd 5 bits
sa 5 bits
funct 6 bits
I Format
31
(rs, rt: Register Numbers, imm: Immediate)
26 25 21 20 16 15 0
时钟上升沿(0到 1的变化） 一个周期
Clock
下降沿
指令1
指令2
指令3
指令4
在时钟上升沿保存指令的结果和下一条指令的地址
c
5.1 执行指令所需的硬件电路
• 指令的执行过程
取指令 执行指令
—读取指令
程序计数器的值作为地址从存储器中 取指令 形 成 下 一 条 指 令 地 址
—分析指令 —按指令规定内容执行指令 —检查有无中断请求
c
取指部件(Instruction Fetch Unit)
• 每条指令都有的公共操作
– 取指令： M[PC] – 更新PC：PC ← PC + 4
转移(Branch and Jump)时，PC内容再次被更新为 “转移目标地址 ” 下地址 逻辑
Next Address Logic Address Instruction Word
rs rt P C a do Inst mem
we rna
rnb qa wn Regfile d clk qb b ALU
rd
a
aluc z r
clock
c
Sll指令 (Shift Left Logical)
sll rd, rt, sa ; rd <-- rt << sa

电子科技大学CPU设计：《单周期CPU的设计与实现》-实验指导书

电子科技大学CPU设计：《单周期CPU的设计与实现》-实验指导书

电子科技大学计算机科学与工程学院单周期CPU的设计与实现实验指导书[计算机组成原理实验]张建2013-12-13目录前言 (1)1.1 实验内容 (2)1.2实验要求 (2)2. 实验环境 (3)2．1 硬件平台 (3)2．2 软件平台 (3)2．3 实验主要仪器设备连接框图 (4)3. 实验原理 (5)3．1 概述 (5)3．2 单周期CPU的总体电路 (5)3．3 MIPS指令格式 (6)3．4 数据路径设计 (7)3．4．1 下一条指令地址的选择 (7)3．4．2 ALU的输入端 (8)3．4．3寄存器堆的输入端 (8)4. 基本功能部件的设计与实现 (10)4．1 32位2选1选择器的设计与实现 (10)4．2 32位4选1选择器的设计与实现 (18)4．3 5位2选1选择器的设计与实现 (19)4．4 带有异步清零的32位D触发器的设计与实现 (19)4．5 移位器的设计 (20)4．6 32位加/减法器的设计与实现 (20)5．运算器（ALU）的设计与实现 (21)6．寄存器堆（Register File）的设计与实现 (24)7．控制器（Control Unit）的设计与实现 (27)8. CPU的封装 (30)9. 测试 (32)9．1 指令存储器及测试程序 (32)9．2 数据存储器及测试数据 (33)9．3 仿真测试 (33)9．4 下载到开发板验证 (35)附件： (39)BTN_Anti_Jitter模块 (39)Hex7seg_decode模块 (39)前言《计算机组成原理》是计算机科学专业的一门重要专业基础课。

在该课程中的理论学习中系统地阐述了计算机各组成部件的工作原理、逻辑实现和设计方法及将各部件连接成整机的方法，计算机硬件与底层软件的接口，培养了学生对计算机硬件系统的分析、开发与设计的基本技能能力。

本实验开设的目的是让学生通过设计一个单周期的CPU，加深对计算机各组成部件功能的理解和掌握，更好地理解计算机的基本工作原理，培养和锻炼学生掌握计算机硬件设计的基本方法和技能。

verilog_hdl_fpga抢答器

FPGA期末结业论文基于FPGA&VerilogHDL的四路抢答器院系：物理与电子学院专业：电子信息科学与技术任课教师：学号：姓名：2013年12月目录（0）摘要 (2)（1）引言 (3)1.1关于课程设计 (3)1.1.1课程设计目的 (3)1.1.2课程设计内容 (3)1.2开发工具简介 (4)1.2.1 EDA技术 (4)1.2.2 硬件描述语言-Verilog HDL (4)1.2.3 Verilog HDL设计流程 (5)1.2.4 FPGA基本特点 (5)1.2.5 FPGA工作原理 (5)（2）概述 (5)2.1 设计过程 (5)2.1.1系统设计要求 (5)2.1.2系统设计方案 (6)（3）系统设计 (6)3.1系统组图 (6)3.2系统主源程序 (8)（4）仿真综合 (10)（5）结论 (13)（6）参考文献 (13)（7）附录 (13)0摘要抢答器是在竞赛、文体娱乐活动（抢答活动）中，能准确、公正、直观地判断出抢答者的机器。

电子抢答器的中心构造一般都是由抢答器由单片机以及外围电路组成。

本设计是以四路抢答为基本概念。

从实际应用出发,利用电子设计自动化( EDA)技术,用可编程逻辑器件设计具有扩充功能的抢答器。

它以Verilog HDL硬件描述语言作为平台，结合动手实验而完成的。

它的特点是电路简单、制作方便、操作简单、方便、性能可靠，实用于多种智力竞赛活动。

本抢答器的电路主要有四部分组成：鉴别锁存电路、FPGA主芯片EP1C3T144C8电路、计分电路以及扫描显示模块的电路，并利用Quartus II工具软件完成了Verilog HDL源程序编写和硬件下载。

这个抢答器设计基本上满足了实际比赛应用中的各种需要。

在实际中有很大的用途。

关键词：抢答器 Quartus II Verilog HDL EP1C3T144C81引言硬件描述语言 Hardware Description Language 是硬件设计人员和电子设计自动化 EDA 工具之间的界面。

单周期CPU及其Verilog_HDL实现


• 为了指出下一条指令的位置(地址)，最简单 的办法是设置一个计数器用来指定指令的位 置。该计数器称为程序计数器PC(Program Counter)。
• CPU取指令时是把PC的内容作为存储器地 址，根据它来访问存储器，从指定的存储 器单元中取出一条指令。
– 如果取出的指令执行时没有引起转移，则PC的 值要+―1‖。 – 如果转移，则要将目标地址写入PC，以便在下 一个时钟周期取出下一条指令。
5.1 执行一条指令所需的硬件电路
• 计算机的程序一般存在硬盘等辅存中。当 计算机执行一个程序时，首先由操作系统 把要执行的程序从硬盘调入内存，然后 CPU从内存读出指令开始执行。注意：前 提是操作系统已经调入内存并运行。 • 设计CPU硬件电路的目的是使其能够从存 储器中读取一条指令并执行指令所描述的 操作，且这个过程是循环的，自动的。
op Control Unit
pcsource
aluc
4
sext
+
a do Inst Mem
PC+4 rs rt rt
wreg
P C
地址
指令
we rna qa rnb wn d qb Regfile
a aluc ALU
z
0 1 2 3
b
Clock
imm
e
执行立即数计算类型指令所需的电路
• 从上面可以看出，b输入端为imm，再加上 算术逻辑类型指令的输入，所以b输入端的 前面也必须有一个二选一的多路选择器。 • 符号扩展和零扩展是通过组件e来实现的。
– sext=1，符号扩展。 – sext=0，零扩展。
• 计算结果写入由rt指定的寄存器中。
5.1.4 访问存储器类型的指令执行时所需电路

单周期CPU设计参考

单周期CPU及其Verilog HDL设计一、指令的设计MIPS32的指令的三种格式的参考：R类型：I类型：J类型:R类型指令的op为0，具体操作由func指定。

rs和rt是源寄存器号，rd是目的寄存器号。

只有移位指令使用sa来指定移位位数。

I类型指令的低16位是立即数，计算时要把它扩展到32位。

依指令的不同，有零扩展和符号扩展两种。

J类型指令右边26位是字地址，用于产生跳转的目标地址。

具体的指令格式和内容请参考MIPS32。

设计报告中需自行设计所有指令的二进制格式和对应的汇编指令格式。

二、单周期CPU的设计我们把时钟的电平从低到高变化的瞬间称为时钟上升沿，两个相邻时钟上升沿之间的时间间隔称为一个时钟周期。

单周期CPU指的是一条指令的执行在一个这样的时钟周期内完成，然后开始下一条指令的执行，即一条指令用一个周期。

2.1执行一条指令所需的硬件电路我们的目的地是要设计CPU的硬件电路，使其能够从存储器中读出一条条指令并执行指令所描述的操作。

从存储器中读取指令的动作一般与指令本身的意义无关，可以以同样的方法把指令从存储器中取出。

而执行指令则与指令本身的意义密切相关，因此最重要是首先搞清楚CPU要执行的每条指令的意义。

下面以两种类型的电路来举例。

2.1.1与取指令有关的电路指令存储在存储器中。

CPU取指令时把程序计数器（PC）中的内容作为存储器的地址，根据它来访问存储器，从PC值指定的存储单元中取来一条32位指令。

如果取来的指令执行时没有引起转移，PC的值要加4；如果转移，要把转移的目标地址写入PC，以便在下一个时钟周期取出下一条指令。

图2.1 取指令时用到的硬件电路和指令寄存器如图2.1所示，PC是一个简单的32位寄存器，由32个D触发器构成。

指令存储器（Inst Mem）的输入端a是地址、输出端do是数据输出，即指令。

图中的加法器专供PC+4使用，它的输出接到多路器的一个输入端。

如果取来的指令没有引起转移或跳转，则选择PC+4，在时钟上升沿处将其打入PC；若引起转移或跳转，则用多路器选择下一条指令该打入的PC值。

VerilogHDL程序设计教程

Verilog HDL程序设计教程红色:做后有错。

粉红色:有疑问。

紫色:第二次仍有错。

绿色:文字错误第1章EDA技术综述 1.1引言1.摩尔定律1.2EDA的发展阶段1.阶段1.3设计方法与设计技术1.两种设计思路2.IP的含义3. IP核的分类。

4. SOC的含义1.4EDA的实现1.实现方法第2章EDA设计软件与设计流程 2.2EDA的设计流程1(FPGA的设计流程 2(综合的定义与类型。

3(仿真的类型第3章Verilog HDL设计初步(P18) 3.2完整的Verilog HDL设计1. 4位全加器的和4位计数器的程序。

2. 4位全加器的仿真程序(1.时间头文件 2.模块名(没有参数)3.参数规定(端口、延时、时钟)4.调用测试对象 5.设置参数(所有的输入端口都应初始化赋值)6.显示设置)。

3.3Verilog模块基本结构剖析 1.端口定义注意事项。

2.逻辑功能定义的几种方式第4章Verilog HDL语言要素(P32)4.1词法1.verilog中的四种基本逻辑状态4.2数据类型1.连线型(Net Type)的特点2.寄存器型(Register Type):定义、与连线型区别(赋值、保值)3.Parameter的使用格式4.3寄存器和存储器1.寄存器定义格式和标矢性2.存储器:定义、格式、位区选择方法4.3运算符1.等式与全等式的区别2.位拼接运算符第5章Verilog HDL行为语句(P45)5.2 Verilog HDL中的过程语句1.always过程语句格式。

2.initial过程语句格式。

5.3 块语句1.块语句。

2.用begin—end产生周期为10的个单位时间的方波.3.用fork—join产生周期为10的个单位时间的方波5.4赋值语句1.分类。

2.阻塞赋值和非阻塞赋值的区别5.5条件语句1.例5.11(模为60的BCD码加法计数器)2.case语句的三种表达形式5.6循环语句1.Verilog HDL中4种类型循环语句。

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Project4 VerilogHDL 完成单周期处理器开发
一、 设计说明
1. 处理器应 MIPS-Lite3 指令集。 a) MIPS-Lite3＝{MIPS-Lite2，addi，addiu， slt，j，jal，jr}。 b) MIPS-Lite2 指令集：addu，subu，ori，lw，sw，beq，lui。 c) addi 可以不支持溢出。 2. 处理器为单周期设计。
Figure2 参考的 project 目录组织
b) 顶层设计文件命名为 mips.v。 c) 建议 datapath 中的每个 module 都由一个独立的 VerilogHDL 文件组成。 d) 建议所有 mux （包括不同位数、 不同端口数等） 都建模在一个 mux.v 中。 可以有多个 module。 6. code.txt 中存储的是指令码 a) 用 VerilogHDL 建模 IM 时，必须以读取文件的方式将 code.txt 中指令加 载至 IM 中。 b) code.txt 的格式如 Figure3 所示。每条指令占用 1 行，指令二进制码以文 本方式存储。
15. 详细说明你的测试程序原理及测试结果。 【WORD】 a) 应明确说明测试程序的测试期望，即应该得到怎样的运行结果。 b) 每条汇编指令都应该有注释。
五、 问答【WORD】
16. C 语言是一种弱类型程序设计语言。C 语言中不对计算结果溢出进行处理， 这意味着 C 语言要求程序员必须很清楚计算结果是否会导致溢出。因此，如 果仅仅支持 C 语言，MIPS 指令的所有计算指令均可以忽略溢出。 a) 请说明为什么在忽略溢出的前提下， addi 与 addiu 是等价的， add 与 addu 是等价的。 提示： 阅读 《MIPS32® Architecture For Programmers Volume II: The MIPS32® Instruction Set》中相关指令的 Operation 部分。
四、 测设要求
12. 所有指令都应被测试充分。 13. 构造至少包括 40 条以上指令的测试程序，并测试通过。 a) MIPS-Lite3 定义的每条指令至少出现 1 次以上。 b) 必须有函数，并至少 1是较为复杂的指令，其正确性不仅涉及到自身的正确 性，还与堆栈调整等操作相关。因此为了更充分的测试，你必须在测试程序 中组织一个循环， 并在循环中多次函数调用， 以确保正确实现了这 2 条指令。
八、 开发与调试技巧
25. 对于每条指令，请认真阅读《MIPS32® Architecture For Programmers Volume II: The MIPS32® Instruction Set》 ！ a) 如果测试时，你无法清楚的解释所要求的指令，测试成绩将减一档！ 26. 建议先在 MARS 中编写测试程序并调试通过。注意 memory configuration 的 具体设置。 a) 为 了 便 于 你 初 步 测 试 你 的 处 理 器 ， 我 们 提 供 了 一 个 汇 编 程 序 (proj4_test_fibonacci-2.asm)及其对应的指令码文件(code.txt)。 b) proj4_test_fibonacci-2.asm 首先初始化了 F0 和 F1，然后以函数调用的方 式计算 F2 至 F19，并在 F19(其值为 0x1A6D)后写入 0xABCD_0000，然 后进入死循环，运行结果如图所示。
七、 成绩及实验测试要求
21. 实验成绩包括但不限于如下内容：初始设计的正确性、增加新指令后的正确 性、实验报告等。 22. 实验测试时，你必须已经完成了处理器设计及开发。 a) 允许实验报告可以未完成。 23. 实验测试时，你需要展示你的设计并证明其正确性。 a) 应简洁的描述你的验证思路，并尽可能予以直观展示。 24. 实验指导教师会临时增加 1～2 条指令，你需要在规定时间内完成对原有设 计的修改，并通过实验指导教师提供的测试程序。 a) 考查时，教师将用专用 testbench 和 code.txt 检测代码执行情况。
Figure4 MIPS 存储配置模式(MARS memory configuration)
三、 模块定义【WORD】
9. 仿照下面给出的 PC 模块定义，给出所有功能部件的模块定义。 10. PC 模块定义(参考样例) (1) 基本描述 PC 主要功能是完成输出当前指令地址并保存下一条指令地址。复位后，PC 指向 0x0000_3000，此处为第一条指令的地址。 (2) 模块接口
11. 下列模块必须严格满足如下的接口定义： a) 你必须在 VerilogHDL 设计中建模这 3 个模块。 b) 不允许修改模块名称、端口各信号以及变量的名称/类型/位宽。
文件 mips.v 模块接口定义 module mips(clk, rst) ; input clk ; input rst ; im_4k( addr, dout ) ; input [11:2] addr ; output [31:0] dout ; reg [31:0] // clock // reset // address bus // 32-bit memory output
信号名 NPC[31:2] clk 方向 I I 描述 下条指令的地址 时钟信号
Reset PC[31:2]
I O
复位信号。 1：复位 0：无效 30 位指令存储器地址(最低 2 位省略)
(3) 功能定义
序号 1 2 功能名称 复位 保存 NPC 并输出 功能描述 当复位信号有效时，PC 被设置为 0x0000_3000。 在每个 clock 的上升沿保存 NPC，并输出。
reg [31:0] my_memory[1023:0] ; initial $readmemh( “code.txt”, my_memory ) ;
28. 有时我们需要较为集中的在顶层 testbench 中观察甚至修改下层模块的变量， 那么你可以通过使用层次路径名来非常方便的达到这一目的。例如：
30. JR 指令
31. JAL 指令
32. LW 指令 a) Operation Addr sign_extend(offset) + GPR[base]
GPR[rt] Memory[Addr] 33. SW 指令 a) Operation Addr sign_extend(offset) + GPR[base] Memory[Addr] GPR[rt]
二、 设计要求
3. 单周期处理器由 datapath(数据通路)和 controller(控制器)组成。 a) 数据通路由如下 module 组成： PC(程序计数器)、 NPC(NextPC 计算单元)、 GPR (通用寄存器组，也称为寄存器文件、寄存器堆)、ALU(算术逻辑单 元)、EXT(扩展单元)、IM(指令存储器)、DM(数据存储器)。 b) IM：容量为 4KB(32bit×1024 字)。 c) DM：容量为 4KB(32bit×1024 字)。 4. Figure1 为供你参考的数据通路架构图。 a) 我们不确保 Figure1 是完全正确的；我们也不确保 Figure1 能够满足 MIPS-Lite3 b) 鼓励你从数据通路的功能合理划分的角度自行设计更好的数据通路架构。 c) 如果你做了比较大的调整，请务必注意不要与要求 5 矛盾。
im.v
im[1023:0] ;
dm.v
dm_4k( addr, din, we, clk, dout ) ; input [11:2] addr ; // address bus input [31:0] din ; // 32-bit input data input we ; // memory write enable input clk ; // clock output [31:0] dout ; // 32-bit memory output reg [31:0] dm[1023:0] ;
Figure5 proj4_test_fibonacci-2.asm 运行结果
c) 你应该加载 code.txt 至指令存储器以测试你的处理器设计。假设你的处 理器设计是正确的， 那么数据存储器的前 22 个 word 的值应该如图所示。 d) 你需要参照 Figure4 设置 MARS，否则该程序将无法运行。 e) 注意： 你不能将我们提供 proj4_test_fibonacci.asm 直接作为你写的测试程 序提交。你需要编写一个不同的测试程序。 27. 利用$readmemh 系统任务可以给存储器初始化数据。例如可以把 code.txt 文 件中的数据加载至 my_memory 模块。
module testbench ; Chil C1(…) ; $display(C1.Art) ; endmodule module Chil(…) ; reg Art; … endmodule
九、 补充说明
由于 MIPS-Lite3 部分指令(主要是 JAL、JR)涉及非常复杂的运行模式，故你 在 阅 读 《MIPS32® Architecture For Programmers Volume II: The MIPS32® Instruction Set》时可能存在困难。为此我们做了简化处理以便于你理解。简化 主要是去除所有与 exception、delay slot 有关的描述。J、JAL、JR 所有简化后的 描述陈列如下。 29. J 指令
六、 其他要求
17. 打包文件：VerilogHDL 工程文件、code.txt、code.txt 所对应的汇编程序、项 目报告。 18. 时间要求：各班实验指导教师指定。 19. 本实验要求文档中凡是出现了【WORD】字样，就意味着该条目需要在实验 报告中清晰表达。 20. 实验报告请按照《计算机组成原理实验报告撰写规则.doc》要求排版。
Figure1 数据通路(供参考)
5. 整个 project 必须采用模块化和层次化设计。 a) Figure2 为参考的目录结构和文件命名。其中红色框的目录名称及文件名 称不允许调整(control、datapath、mips.v、code.txt 都属于同一层；control 目录下包括 ctrl.v；datapath 目录下包括 im.v、dm.v，等等)。