数字集成电路第8章 芯片输入输出缓冲器的设计

Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用 Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test）正比于产量综合可以相互转化加了功耗信息一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm自己算4、EDA设计流程IP设计系统设计（SystemC）模块设计（verilog）版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys)：.db（不可读） .lib（可读）.sdb .slib第二章器件基础1、保护IC的输入器件以抗静电荷（ESD保护）2、长沟道器件电压和电流的关系：3、短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。

CMOS工艺多功能数字芯片的输出缓冲电路设计周子昂;姚遥;徐坤;张利红【摘要】为了提高数字集成电路芯片的驱动能力，采用优化比例因子的等比缓冲器链方法，通过Hspice软件仿真和版图设计测试．提出了一种基于CSMC2P2M0．6μmCMOS工艺的输出缓冲电路设计方案。

本文完成了系统的电原理图设计和版图设计，整体电路采用Hspice和CSMC2P2M的0．6μmCMOS 工艺的工艺库（06mixddct02v24）仿真，基于CSMC2P2M0．6μmCMOS工艺完成版图设计，并在一款多功能数字芯片上使用，版图面积为1mm×1mm，并参与MPW（多项目晶圆）计划流片。

流片测试结果表明，在输出负载很大时，本设计能提供足够的驱动电流，同时延迟时间短、并占用版图面积小。

%In order to improve the driving ability of the digital integrated circuit chip ,by optimizing the scale factor ratio buffer chain method,the design of output buffer circuit based on CSMC 2P2M 0.6 μm CMOS process is des igned in this paper by simulation of Hspice Software and layout design testing, The paper complete system of electrical schematic design and layout design.The circuit is simulated using Hspice and the process of the CSMC 2P2M 0.6μm CMOS （06 mixddct02v24）, the layout is based on CSMC2P2M 0.6 μm CMOS and is used in a Multi-functional Digital Chip, The chip area is 1 mmxl mm. The design has been successfully implemented by participating in the plan of the Multi Project Wafer. Measurements indicate that t the design can provide sufficient drive current, and short delay time, and small layout when the output load is very large.【期刊名称】《电子设计工程》【年(卷),期】2012(020)005【总页数】4页(P106-109)【关键词】CMOS工艺;输出缓冲电路;版图设计;MPW计划;在片测试【作者】周子昂;姚遥;徐坤;张利红【作者单位】周口师范学院物理与电子工程系,河南周口466001;周口师范学院物理与电子工程系,河南周口466001;周口师范学院物理与电子工程系,河南周口466001;周口师范学院物理与电子工程系,河南周口466001【正文语种】中文【中图分类】TN402近年来，CMOS集成电路产业高速发展，在各种消费类电子、家电和汽车产品中越来越多应用到CMOS芯片，但是在电子产品系统的设计过程中，随着CMOS工艺尺寸越来越小，单位面积上集成的晶体管越来越多，极大地降低了芯片的成本，提高了芯片的运算速度。

数字集成电路设计一、引言数字集成电路设计是一个广泛且深入的领域，它涉及到多种基本元素和复杂系统的设计。

本文将深入探讨数字集成电路设计的主要方面，包括逻辑门设计、触发器设计、寄存器设计、计数器设计、移位器设计、比较器设计、译码器设计、编码器设计、存储器设计和数字系统集成。

二、逻辑门设计逻辑门是数字电路的基本组成单元，用于实现逻辑运算。

常见的逻辑门包括与门、或门、非门、与非门和或非门等。

在设计逻辑门时，需要考虑门的输入和输出电压阈值，以确保其正常工作和避免误操作。

三、触发器设计触发器是数字电路中用于存储二进制数的元件。

它有两个稳定状态，可以存储一位二进制数。

常见的触发器包括RS触发器、D触发器和JK触发器等。

在设计触发器时，需要考虑其工作原理和特性，以确保其正常工作和实现预期的功能。

四、寄存器设计寄存器是数字电路中用于存储多位二进制数的元件。

它由多个触发器组成，可以存储一组二进制数。

常见的寄存器包括移位寄存器和同步寄存器等。

在设计寄存器时，需要考虑其结构和时序特性，以确保其正常工作和实现预期的功能。

五、计数器设计计数器是数字电路中用于对事件进行计数的元件。

它可以对输入信号的脉冲个数进行计数，并输出计数值。

常见的计数器包括二进制计数器和十进制计数器等。

在设计计数器时，需要考虑其工作原理和特性，以确保其正常工作和实现预期的功能。

六、移位器设计移位器是数字电路中用于对二进制数进行移位的元件。

它可以对输入信号进行位移操作，并输出移位后的结果。

常见的移位器包括循环移位器和算术移位器等。

在设计移位器时，需要考虑其工作原理和特性，以确保其正常工作和实现预期的功能。

七、比较器设计比较器是数字电路中用于比较两个二进制数的元件。

它可以比较两个数的值，并输出比较结果。

常见的比较器包括并行比较器和串行比较器等。

在设计比较器时，需要考虑其工作原理和特性，以确保其正常工作和实现预期的功能。

八、译码器设计译码器是数字电路中用于将二进制数转换为另一种形式的元件。

LOGIC对扰动不敏感（2）Register寄存器为存放二进制数据的器件，通常由Latch 构成。

一般地，寄存器为边沿触发。

（3）flip-flops（触发器）任何由交叉耦合的门形成的双稳电路Register 时序参数D Q Clk T Clk D tsu Q tc-q thold注意：数据的上升和下降时间不同时，延时将不同。

2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 11 页Latch 时序参数Latch 的时序（ Timing ）参数还要考虑tD 2 D Q DQtD-qQClkClktC 2QtC 2Q寄存器（Register）2004－12－1锁存器（Latch）第 8 章 (1) 第 12 页清华大学微电子所 《数字大规模集成电路》 周润德Latch 时序参数D Q Clk正电平 Latch 时钟负边沿T Clk D tc-q PWm thold td-q tsuQ注意：数据的上升和下降时间不同时，延时将不同。

2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 13 页最高时钟频率φ FF’s LOGIC tp,comb最高时钟频率需要满足：tclk-Q + tplogic+ tsetup < T =但同时需要满足:其中tplogic = tp,comb (max) tcd:污染延时（contamination delay） = 最小延时（minimum delay）第 8 章 (1) 第 14 页tcdreg + tcdlogic > thold =2004－12－1其中清华大学微电子所 《数字大规模集成电路》 周润德研究不同时刻 （t1, t2）FF1φ (t1) LOGIC t p,combφ (t2)CLKt1tsu D tholdFF1 输入数据 应保持稳定t tsuF F2t2holdtFF2 输入数据 应保持稳定tclk-q QFF1 输出数据 经组合逻辑到达 t 已达稳定 寄存器输入端tclk-Qtp,comb (max）tsetup因此要求：tclk-Q + tp,comb (max) + tsetup < T =2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 15 页研究同一时刻 （t1）t1 时FF1φ (t1) LOGIC FF1 t p,combt1 时FF2输入数据（2）φ (t1)输入数据（1）tclk-q QFF1 输出数据 已达稳定经组合逻辑已 到达FF2 输入端破坏了本应保 持的数据（2）tt1tcdregtcdlogicholdsuD输入数据（2）应保持稳定至 t1F F2t因此要求 := tcd: 污染延时（contamination delay） = 最小延时（minimum delay）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 16 页tcdreg + tcdlogic > thold写入（触发）静态 Latch 的方法：以时钟作为隔离信号, 它区分了“透明” （transparent ）和“不透明” （opaque）状态CLKCLKQ CLKD CLKDD弱反相器CLKMUX 实现弱反相器实现（强制写入）（控制门可仅用NMOS实现）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德第 8 章 (1) 第 17 页Latch 的具体实现基于Mux 的 Latch负（电平） latch (CLK= 0 时透明) 正（电平） latch (CLK= 1 时透明)1 D 0Q D0 1QCLKCLKQ = Clk ⋅ Q + Clk ⋅ In2004－12－1Q = Clk ⋅ Q + Clk ⋅ In第 8 章 (1) 第 18 页清华大学微电子所 《数字大规模集成电路》 周润德基于（传输门实现的） Mux 的 LatchCLKQ CLK DCLK（1）尺寸设计容易 （2）晶体管数目多（时钟负载因而功耗大）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 19 页基于（传输管实现）Mux 的 Latch（仅NMOS 实现）CLK QM QM CLK CLKCLK仅NMOS 实现不重叠时钟 （Non-overlapping clocks）（1）仅NMOS 实现，电路简单，减少了时钟负载 （2）有电压阈值损失（影响噪声容限和性能，可能引起静态功耗）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 20 页Q单元形式的Latch采用串联电压开关逻辑（CVSL）QNon-overlap时间过长，存储在动态节点上的电荷会泄漏掉（故称伪静态）低电压静态Latch双边沿触发寄存器RS Latch?动态Latch 和Register（1）比静态Latch和Register 简单（2）基于在寄生电容上存储电荷，由于漏电需要周期刷新（或经常更新数据）（3）不破坏的读信息：因此需要输入高阻抗的器件传输门构成的动态边沿触发寄存器（只需8 个晶体管，节省功耗和提高性能，甚至可只用NMOS 实现）动态节点。

芯片I/O缓冲及ESD电路设计摘要：文章详细介绍了基于CMOS的芯片I/O缓冲电路分类，功能，电路及版图设计的一些考虑以及芯片引脚的静电保护问题。

关键词：I/O；缓冲电路；静电保护；CMOS针对引脚的输入输出缓冲（I/O buffer）电路设计，也可以称为输入输出接口（I/O interface）电路设计，是一颗完整芯片设计中不可或缺的组成部分，但是详细论述其设计规则的文章或者著作在国内却比较鲜见，这对初学者或者没有这方面经验的工程师无疑会造成困惑。

本文以CMOS工艺为例，较全面的论述I/O缓冲电路设计中各种考虑，可以作为芯片引脚输入输出电路设计的一个参考。

根据I/O缓冲电路应用目标的不同，可将其分为输入、输出等几类，详见表1。

表1 I/O缓冲电路的分类输出缓冲输出缓冲电路的功能要求能够驱动大的片外负载，通常为2～50pF，并且提供适当的上升/下降时间。

一组连续的大尺寸的缓冲器（buffer）对驱动能力的提高是有益的。

大尺寸的管子容易受闩锁效应(latch-up)的影响，在版图设计时建议采用保护环(Guardrings)保护以避免闩锁效应，如图1-1所示。

在图中，用P+作为内保护环，而N+作为外保护环(In n-well)。

图1-1缓冲器一种常见的输出电路如图1-2所示，En是输出电路的使能信号，Dout是输出数据，MOS管组合的功能如图中所示。

当En为低而Dout有效时，A、B均为高电平，输出Y为低，且由外向里看为高阻抗状态，如果Dout未定，则Y为高阻。

需要注意的是，最后输出级的管子尺寸要大到能够提供足够的电流源或电流沉并且减少延迟时间。

其负面影响是电流变化率（di/dt）变大而使穿过输出点到封装的压焊线上的L（di/dt）噪声增大，从而导致较大的片上噪声。

图1-2常用的输出缓冲电路在高性能的芯片中，如32位的微处理器，如果多个I/O输出驱动电路工作状态相似时，L(di/dt)噪声可能逐步增强，会影响芯片速度。