VIH min 2.0V VIL max 0.8V 这样的电平如果直接送入逻辑电路的输入端,将使CMOS电路不 能正常工作。 3 2013-7-29 第一节 输入缓冲器 要通过输入缓冲器转换成合格的CMOS逻辑电平,再送到其他电 路的输入端。可以通过一个专门设计的CMOS反相器实现电平转 换,它的逻辑阈值设计在输入高、低电平范围之间,即 VIH min VIL max Vit 1.4V 2 2013-7-29 1 2 1 21 第二节 输入保护电路 防止闩锁效应的措施: (1)减小阱区和衬底的寄生电阻Rw和Rs,这样可以减小寄生双 极管发射结的正向偏压,防止Q1和Q2导通。 (2)降低寄生双极晶体管的增益,增大基区宽度可以降低双极管 的增益,如适当加大阱区深度;从版图上保证NMOS和PMOS的 有源区之间有足够大的距离。 (3)使衬底加反向偏压,即p型衬底接一个负电压而不是地,这 样可以降低寄生NPN管的基极电压,使其不易导通。 (4)加保护环,这时比较普遍采用的防护措施。保护环起到削弱 寄生NPN晶体管和寄生PNP晶体管之间的耦合作用。在NMOS周 围增加接地的p+保护环,在PMOS周围增加接Vdd的n+保护环, 这会增加面积。 2013-7-29 11 第二节 输入保护电路 一、栅击穿问题 例如: 一个作为输入端的MOS晶体管,tox 45nm,W 60 m, L 2 m 若使等效栅压达到栅击穿电压50V,栅上需要积 累的电荷为 QG CGVG WLCoxVG 92 fF 50 V 4.6 10 2013-7-29 24 第二节 输入保护电路 防止闩锁效应的措施: 2013-7-29 25 第二节 输入保护电路 二、输入保护电路 3、在CMOS VLSI 中还可以用一个栅接地的NMOS管和一个栅 接电源的PMOS管共同构成输入保护电路,由于保护电路的MOS 管尺寸较大,其源漏区pn结又可以起到二极管保护作用。保护电 路MOS管的宽长比(W/L)一般在200以上。 2013-7-29 7 第一节 输入缓冲器 CMOS史密特触发器的正向阈值,或叫正向触发电平 V
V DD R VTN 1 R 其中 R K N1 K N 3 用史密特触发器作输入级,当接受TTL输入电平时,即 使 VIL 接近或大于NMOS管的阈值,只要 VIL V ,输出 就是合格的CMOS高电平。 从高电平向低电平变化时的反向阈值,即反向触发电平 V ' R VDD VTp 1 ' R ' R K P1 K P 3 8 2013-7-29 第一节 输入缓冲器 用CMOS史密特触发器作输入缓冲级,可以提高输入噪声容限。 对CMOS史密特触发器最大的输入高电平、低电平噪声容限为 V NHM VDD V
V NLM V 14 2013-7-29 第二节 输入保护电路 二、输入保护电路 2、上图所示可以很好保护NMOS管栅极,但是对PMOS管栅极保 护作用较差。若把二极管接在VDD和输入端之间,则对PMOS管 栅极保护作用好而对NMOS栅极保护差。 因此,CMOS IC中一般都采用双二极管保护电路,用两个二极管 和一个电阻构成的保护电路。 2013-7-29 5 第一节 输入缓冲器 2013-7-29 6 第一节 输入缓冲器 CMOS史密特触发器电路也是实现电平转换的接口电路,它是一 种阈值转换电路,当输入信号从低电平向高电平变化时,必须大 于阈值V+才能使输出电平下降;当输入信号从高电平向低电平变 化时,必须小于阈值电压V-才能使输出电平上升。 2013-7-29 15 第二节 输入保护电路 二、输入保护电路 其中D1是p+n-二极管,D2是n+p-二极管,R是多晶硅电阻。 这种保护电路对NMOS管和PMOS管都有很好的保护作用。这种 保护电路的缺点是占用面积较大,不仅因为增加了一个二极管, 而且为了防止闩锁效应,在两个二极管周围都要增加保护环。 12 C 因此只要很少的电荷就可以引起栅击穿。人体所带的静电荷足以 引起上千伏的栅压,因此防止杂散的静电荷引起栅击穿是很重要 的。 2013-7-29 12 第二节 输入保护电路 二、输入保护电路 1、为了防止MOS IC中接到芯片输入端的MOS晶体管出现栅击 穿,必须在MOS IC的输入端增加保护电路,用来为栅上积累的静 电电荷提供放电通路,保护连接输入压点的MOS管的栅。 最简单的保护电路是由一个二级管D和一个电阻R组成的。 பைடு நூலகம் 上式最后的近似是考虑 I B 2 I RW 后的结果。 由Q2的电流放大特性可知,因外界触发而引起的集电极电流等于 I C 2 2 I B 2 21I AG 若该电流流经电阻Rs时所产生的压降足以保证Q1的导通,则此时 就有 I C 2 21 I AG I B1 I RS I B1 (考虑到 I B1 I RS ) 也即有 21 I AG I B1 I AG 1 1 1 整理后得到 2013-7-29 26 第三节 输出缓冲器 当一个电路的输出要驱动一个很大的负载电容时,为了保证电路 有一定的工作速度,必须使电路的输出既能提供足够大的驱动电 流。因为电路的延迟时间可近似用下式表示: CLV1 td ID 在一定负载电容和逻辑摆幅的情况下,要减小电路的延迟时间必 须增大MOS管的驱动电流;要增大驱动电流只有增大输出级 MOS管的宽长比,而这样将加大前一级的负载电容,影响前一 级的工作速度。因此在驱动很大负载电容时,如扇出很大的情况 或是接到片外的输出端,需要经过一个输出缓冲器电路或叫输出 驱动器 2013-7-29 22 第二节 输入保护电路 防止闩锁效应的措施: 2013-7-29 23 第二节 输入保护电路 防止闩锁效应的措施: (5)用外延衬底,在先进的CMOS工艺中,采用p+衬底上有p-外 延层的硅片,p-外延层较薄,大约比n阱深几个微米。这样使寄生 pnp晶体管的集电极电流主要被p+衬底收集,从而极大减小了寄 生NPN晶体管的基极电流,使NPN晶体管失去作用。 (6)采用SOICMOS技术是消除闩锁效应的最有效途径。由于 SOICMOS器件的有源区完全有二氧化硅包围隔离,不会形成纵 向和横向的寄生双极晶体管,从根本上避免了闩锁效应。 2013-7-29 17 第二节 输入保护电路 CMOS电路版图中的闩锁效应 2013-7-29 18 第二节 输入保护电路 CMOS电路版图中的闩锁效应 在正常工作状态下,PNPN四层结构之间的电压不会超过Vtg,因 此它处于截止状态。但在一定的外界因素触发下,例如由电源或 输出端引入一个大的脉冲干扰,或受r射线的瞬态辐照,使 PNPN四层结构之间的电压瞬间超过Vtg,这时,该寄生结构中就 会出现很大的导通电流。只要外部信号源或者Vdd和Vss能够提供 大于维持电流Ih的输出,即使外界干扰信号已经消失,在PNPN四 层结构之间的导通电流仍然会维持,这就是所谓的“闩锁”现象。 一旦发生闩锁效应,CMOS电路的电源和地之间就处于近似 短路的状态,这势必破坏电路的正常工作。此时只有将电源关 断,然后重新接通,电路才可能恢复正常工作。如果这种电流不 加限制,最终将使整个电路烧毁。 第一节 输入缓冲器 为了降低输入级反相器的逻辑阈值,而又不使NMOS管宽长比很 大,可以采用另一种输入缓冲器电路。 在第一级反相器上面增加了一个二极管,用来降低加在反相器上 的有效电源电压,从而降低反相器的逻辑阈值。另外增加一个反 馈管Mf来改善第一级反相器输出高电平。当Vin VIL max 0.8V 时, M2弱导通,使输出高电平降低。这个较差的高电平经过第二级反 相器反相后,输出一个较差的低电平,只要这个低电平使Mf导 通,靠Mf把第一级的输出电平拉到合格的高电平。第二级反相器 的尺寸根据驱动能力的要求设计。 20 第二节 输入保护电路 其中条件(2)的推导如下 设外界干扰引起的触发电流I AG 使Q1的EB结正偏电压大于≥0.7V。 此时Q1导通,若 I C1 流过Rw产生的压降大于0.7V,就能使Q2也导 通,并引起较大的电流 I B 2 ,有等效电路可得到如下关系: IC1 1I AG I RW I B 2 I B 2 2013-7-29 19 第二节 输入保护电路 CMOS电路版图中的闩锁效应 产生闩锁效应的基本条件有三个: (1)外界因素使两个寄生三极管的EB结处于大于等于0.7的正向 偏置。 (2)两个寄生三极管的电流放大倍数乘积大于1: (3)电源所提供的最大电流大于寄生可控硅导通所需要的维持电 流Ih。 2013-7-29 当采用对称设计时,CMOS史密特触发器有对称的正、反向触发 电平,即 1 V VDD V 2