高速数据采集系统设计

H a r b i n I n s t i t u t e o f T e c h n o l o g y课程设计说明书（论文）课程名称：课程设计I设计题目：基于单片机单通道八位高速（10MHz）数据采集系统设计院系：班级：设计者：学号：指导教师：设计时间：哈尔滨工业大学摘要：利用单片机及一种高速异步FIFO 芯片SN74ACT7808和高速A/D芯片的设计了一个高速不连续采样的数据采集系统，给出了该采集系统的接口电路，并阐述它的实现原理和具体实现流程。

关键词：高速异步FIFO；高速A/D芯片；高速不连续采样；数据采集一. 设计背景及相关知识：数据采集是指从传感器和其它待测设备等模拟和数字被测单元中自动采集非电量或者点亮信号，送到上位机中进行分析，处理。

数据采集系统是结合基于计算机或者其他专用测试平台的测量软硬件产品来实现灵活的、用户自定义的测量系统。

在数字信号处理领域，数据采集一直是一项关键技术。

随着数字化技术的不断发展,数据采集技术也呈现出速度更快、通道更多、数据量更大的发展趋势。

而为了满足高速采集系统的要求，CPLD,DSP 等高速器件被运用于数据采集。

然而，在许多情况下，数据既不需要进行实时处理，也不需要进行连续采样，只需要分时地进行高速采样，此时可采用FIFO芯片和高速A/D转换器相结合，来实现数据的采集与存储自动的保持同步。

这样就降低了数据处理部分所需单片机的性能要求，降低了其成本。

二.系统的总体设计：该系统采用89C51单片机作为控制系统的核心，应用高速A/D转换芯片TLC5540实现模数转换,并利用FIFO芯片SN74ACT7808实现来实现数据的采集与存储自动的保持同步，单片机与上位机进行通讯,将采样数据存储在上位机中以便数据的查询和分析，从而实现高速地单通道8位数据的数据采集这些系统性能指标。

三．硬件系统设计：硬件电路包括了单片机模块、模数转换模块及数据通信模块。

硬件电路原理图：1.器件的性能介绍和选择原因：(1)高速A/D转换芯片TLC5540：A/D转换器主要是完成对模拟信号的采样、量化、编码，从而实现将模拟信号转变为数字信号。

2021,36(2)电子信息对抗技术Electronic Information Warfare Technology㊀㊀中图分类号:TN957.512㊀㊀㊀㊀㊀㊀㊀文献标志码:A㊀㊀㊀㊀㊀㊀㊀文章编号:1674-2230(2021)02-0083-05收稿日期:2020-05-27;修回日期:2020-06-24基金项目:国家自然科学基金资助项目(61701455)作者简介:刘宁宁(1984 ),女,硕士,工程师;王传根(1986 ),男,硕士,工程师;王乐(1984 ),男,硕士,工程师;刘长江(1978 ),男,硕士,高级工程师;刘静娴(1983 ),女,博士,高级工程师㊂基于JESD204B 协议的多通道高速采集系统设计刘宁宁1,王传根1,王㊀乐2,刘长江1,刘静娴1(1.电子信息控制重点实验室,成都610036;2.西安思丹德信息技术有限公司,西安710077)摘要:JESD204B 协议主要用于数据转换器与现场可编程门阵列(FPGA )之间数据传输的高速串行协议㊂与传统LVDS 接口相比,JESD204B 直接与FPGA 的GTX 接口相连,传输速率相对LVDS 每对线提升约10倍,降低了IO 的资源消耗及保证正确采样的设计难度㊂基于JESD204B 协议,设计实现了一种多通道高速采集系统㊂该系统的硬件架构以4片ADC12J2700及1片Xilinx XC7VX485T FPGA 为核心电路,并包含了时钟锁相电路㊁DDR3等外围电路,最高支持2700MSPS 采样率,可满足大部分高速雷达信号接收领域的采样需求㊂关键词:JESD204B 协议;FPGA ;多通道采集;ADC12J2700;DDR3DOI :10.3969/j.issn.1674-2230.2021.02.019A System Design of Multi -Channel Data Sampling Based on JESD 204BLIU Ningning 1,WANG Chuangen 1,WANG Le 2,LIU Changjiang 1,LIU Jingxian 1(1.Science and Technology on Electronic Information Control Laboratory,Chengdu 610036,China;2.XIᶄAN Standard Information Technology Co.Ltd,XIᶄAN 710077,China)Abstract :JESD204B protocol is a kind of high -speed series protocol to transmit data between data converter and pared with traditional LVDS interface,JESD204B interface is connected with GTX interface of FPGA and the transmission rate is increased by 10times.It re-duces the quantity of IO resources and the difficulty in signal synchronization by means of the JESD204B.Based on JESD204B,a design of multi -channel high speed data sampling system is proposed.The hardware of this system is based on four chips of ADC12J2700and one Xilinx XC7VX485T FPGA.It also includes PLL and DDR3,supporting the max sampling rate up to 2700Mbps.The system can meet the sampling requirements of most high -speed radar receivers.Key words :JESD204B protocol;FPGA;multi -channel data sampling;ADC12J2700;DDR31㊀引言随着现代电子技术及信号处理技术的高速发展,高精度㊁高集成度已经成为雷达接收机设计的主要趋势㊂传统的数模转换芯片主要采用CMOS 和LVDS 并行传输接口来实现与FPGA /ASIC 等处理器芯片之间的数据传输㊂但随着高宽带及高速采样率的需求日益增加,并行传输总线逐步暴露出信号同步难㊁偏移大㊁抗干扰能力弱㊁布局布线面积大㊁成本高等问题[1]㊂因此,用于数据转换器的JESD204高速串行接口标准应运而生㊂本文基于JESD204B 协议接口,提出了一种多通道高速数据采集系统的设计方法,可实现多通道同步及高精度的数据采集㊂2㊀JESD204B 协议简介㊀㊀JESD204B 接口标准最早由JEDEC 国际组织38刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B协议的多通道高速采集系统设计投稿邮箱:dzxxdkjs@推出,它采用CML电平标准来实现数据转换器和数据处理器(FPGA/ASIC)之间的数据传输[2]㊂该协议支持多路串行通道传输和确定性延时的功能,并且最高传输速度高达12.5Gbit/s㊂与传统LVDS接口相比,JESD204B直接与FPGA的GTX接口相连,传输速率相对LVDS每对线提升约10倍,降低了IO的资源消耗及为保证正确采样的设计难度㊂同时,高速串行接口采用时钟恢复技术,通过引入SYSREF信号可以实现多路ADC㊁DAC之间的同步,降低了采样窗的设计难度㊂此外,采用JESD204B接口协议的数据转换器引脚数量减少,从而实现更小封装㊁更短布线以及更低的整体系统成本[3],并且FPGA货架产品支持该协议接口,因此为采用JESD204B 协议接口的ADC及DAC实现大的瞬时带宽提供了可能㊂表1㊀JESD204B与传统接口比较接口类型引脚数传输速率功耗封装尺寸CMOS多低大大LVDS多低大大JESD204B少高小小JESD204B协议规范定义了三种设备子类:子类0(Subclass0)不支持确定性延时,用于兼容JESD204A标准;子类1(Subclass1)引入外部参考信号SYSREF来确定延时,并且该参考信号为采样时序提供了一个系统级基准,针对工作在500MS/s及其之上的转换器;子类2(Subclass2)通过同步信号SYNC来确定延时,同时同步信号SYNC作为整个系统的时序基准,针对工作在500MS/s以下的转换器[4]㊂子类1模式是JESD204B协议完成确定性延时功能的重要模式,如TI㊁ADI等主流半导体厂商的JESD204B接口数据转换器产品都具备Subclass1模式㊂3㊀系统结构框图及指标要求㊀㊀本文设计了一种4通道基于JESD204B接口的高速采集系统,硬件部分主要由4片高速模数转换芯片ADC12J2700㊁1片Xilinx XC7VX485T FPGA㊁基于LMK04828时钟管理模块㊁DDR3存储电路㊁电源转换网络相关电路㊁FPGA加载电路㊁千兆以太网等接口电路组成,系统结构框图如图1所示㊂图1㊀系统结构框图系统工作时,ADC芯片将外部输入的多路中频信号转换为数字信号后传输至FPGA进行信号检测处理,FPGA再将处理结果传输至下一级目标单元㊂外部接口输入100MHz的参考时钟给LMK04828相关的时钟管理电路,LMK04828最多可输出14对差分时钟[5],根据应用需求,其输出差分时钟可配置为LVDS或LVPECL接口电平㊂DDR3主要用于数据的缓存㊂根据技术指标要求,系统的主要设计指标如表2所示㊂表2㊀设计指标要求指标名称指标要求采样率最高2700MSPS通道数4通道AD饱和功率3dBm单音动态范围优于50dBc有效位(ENOB)不小于8bit瞬时带宽1000MHz4㊀系统设计实现4.1㊀系统时钟产生及实现系统采用LMK04828作为时钟管理模块的核心电路,其内部采用双锁相环结构㊂LMK04828内部框图如图2所示㊂其中,PLL1为窄带锁相环,其环路滤波器的带宽设计为420Hz,窄带起到滤除鉴相器输出中谐波分量的作用㊂PLL2为宽带锁相环,其环路滤波器的带宽设计为160kHz㊂滤波器还起到抑制VCO相位噪声的作用,PLL2的压控振荡器VCO最终产生频率在48电子信息对抗技术·第36卷2021年3月第2期刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B 协议的多通道高速采集系统设计2920~3080MHz 范围内的频率[5]㊂图2㊀LMK04828双锁相环功能框图根据前面的讨论,JESD204B 协议的Sub-class1可以实现确定性延迟㊂JESD204B 协议中描述了三种同步方案,这三种方案分别对应了LMK04828的三种SESREF 输出形式,分别是:Continuous SESREF,JESD204B Pulse on SPI pro-gramming,External SESREF request㊂根据设计经验,本设计选择了External SESREF request,即在收到FPGA 发送过来的同步信号SYNC 后,LMK04828开始发送周期性的SESREF 信号给ADC 转换器及FPGA㊂根据系统的功能需求,设计了系统时钟树,其详细设计框图如图3所示㊂图3㊀系统时钟树设计框图4.2㊀支持JESD204B 的ADC 介绍ADC12J2700是一款单通道12位㊁2.7GSPS模数转换器(ADC)㊂该器件具有高达3.2GHz 的模拟宽带㊁优异的噪声性能㊁可配置DDC㊁低功耗性能以及占用更少引脚的JESD204B 接口广泛应用于无线设备㊁雷达探测等领域㊂在本系统要求的工作频带内其无杂散动态大于55dBc,有效位(ENOB)不小于8bit,能够很好地满足系统的指标要求㊂ADC12J2700支持JESD204B 协议,采用8-Lane 模式,其各层功能框图如图4所示㊂JESD204B 协议包括传输层㊁链路层㊁物理层㊂传输层的作用是把采样数据打包放入JESD204B 帧(frame)中㊂数据链路层负责JESD204B 协议的处理,包括加扰/解扰㊁Lane 对齐㊁字符替换和对齐监控㊂在链路层中经过8b /10b 编码,加入了控制字㊁状态字㊂物理层主要负责接口和配置高速串行收发器,在物理层,将数据转换为8路高速串行差分信号输出[6]㊂图4㊀JESD 204B 各层功能框图4.3㊀ADC 主要接口电路设计ADC 主要接口电路包括ADC 前端调理电路㊁ADC 采样时钟相关接口电路及ADC 与FPGA的接口电路㊂系统的主要接口电路设计如图5所示㊂其中ADC 前端调理电路主要的功能是将输入的单端中频信号通过1:2的巴伦转换器转换成差分电路,在电路的PCB 设计中要注意走线的阻抗匹配㊂ADC 采样时钟相关电路主要包括器件时钟信号Device Clock 及ADC 的系统参考信号SYSREF㊂ADC 与FPGA 的接口包括ADC 的SPI配置接口及JESD204B 接口㊂其中SPI 配置接口与FPGA 的IO 口相连,主要完成ADC 各项寄存器的配置,如ADC 的满量程输入范围㊁ADC 工作模式㊁SYSREF 信号形式(连续或间歇)㊁DDC 控制㊁JESD204B 控制寄存器等㊂ADC 的JESD204B 接口与FPGA 的GTX 接口相连,采用8-Lane 的设计模式,通过8b /10b 编码,本系统中,单个Lane 的最高传输速率为4500Mbps㊂58刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B 协议的多通道高速采集系统设计投稿邮箱:dzxxdkjs@126.com图5㊀主要接口电路设计框图4.4㊀接收通道同步设计本系统要求4通道IF 接收通道同步㊂多通道同步设计方案如图6所示㊂图6㊀多通道同步设计方案在系统设计时,主要通过以下几个方面来保证多通道同步性:通过设计4路IF 接收通道电路一致性㊁PCB 等长布线可满足中频信号到ADC 的幅度和相位一致性;AD 采样数据输出端的JESD204B 及同步信号等长布线,利用JESE204B 协议保证同步设计;在时钟设计中,ADC 及FPGA 工作所需的Device Clock 及SYSREF 信号,来源于同一片LMK04828,结合PCB 等长布线,可保证时钟相位一致性及JESD204B 协议的同步时序要求㊂JESD204B 系统中确定性延时的精度和可靠性与Device Clock 和SYSREF 的关系有关,这就需要对SYSREF㊁SYNC 信号与Device Clock 之间的关系进行约束[7]㊂其中SYSREF 信号的产生必须满足两个条件:相对于Device Clock 有足够的建立以及保持时间,并且需要以适当的频率运行㊂SYSREF 可以为连续或间歇周期信号,其频率必须等于本地多帧时钟频率或者本地多帧时钟频率的整数分频频率,本地多帧时钟频率(f LMFC )和SYSREF 可由式(1)和式(2)确定,其中,f BITRATE 为JESD204B 传输中串化器/解串器中的位速率,F为每帧的8位字数,K 为一个多帧数据中帧的个数,n 为任意正整数,N 为LMFC 与SYSREF 的频率倍数关系㊂f LMFC =f BITRATE10ˑK ˑF ˑn (1)f SYSREF =f LMFC2N,N =0,1,2,(2)5㊀FPGA 软件设计㊀㊀本系统的软件设计主要包括LMK04828配置软件㊁ADC12J2700接口软件与配置软件,数据抽取滤波㊁信号检测等处理软件等㊂在实际应用中要求接收机大动态㊁高带宽,所以设计时需要配置满量程信号输入㊁SPI 软复位㊁JESD204B 关键参数值如JESD204B Lane 的速率等使ADC12J2700工作在全带宽模式下㊂系统的软件处理流程图如图7所示㊂这里重点阐述数据解码的设计过程㊂图7㊀软件处理流程图ADC 采样数据在硬件上直接使用FPGA 的GTX 接口与ADC 的数据输出管脚相连,ADC 的(SERDOUT[0]ʃ SERDOUT[7])管脚作为发送68电子信息对抗技术㊃第36卷2021年3月第2期刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B 协议的多通道高速采集系统设计端,FPGA 的GTX 接口作为接收端实现数据在链路上的传输㊂软件上JESD204B 协议利用Xilinx 公司提供的IP 核实现数据同步传输,其中主要有时钟的配置以及对数据帧的解析㊂设计时配置为8-Lane 模式,采用GTX 接口内嵌的8b /10b 编解码模块和控制字符检测模块实现数据编码和对控制字符的检查,单链路数据速率为4500Mbps,参考时钟设置为125MHz,Subclass1工作模式㊂上电复位后,FPGA 的JESD204B 接口与ADC 同步后分别输出RX_SYNC 信号,4路RX_SYNC 信号相与后得到的SYNC 信号传输给ADC,ADC 接收到SYNC 信号后会在下一个LMFC(与SYSREF 信号同步)到来之后发送ILAS,并开始发送数据㊂FPGA 的JESD204B 接口在下一个LMFC 上升沿将所有通道的采样数据同时读出,从而实现数据同步传输㊂6㊀测试结果与分析㊀㊀多通道ADC 数据采集模块的转换数据首先会通过JESD204B 接口与FPGA 的GTX 接口相连,并在FPGA 内部进行数据处理和检测㊂所以,本文所涉及的多通道数据采集模块的各项指标最终是从FPGA 进行处理和检测计算后得到的㊂图8所示为借助于Xilinx 公司的设计工具Vivado 获得的其中一路采集数据传输到FPGA 后的部分原始数据㊂可以通过对原始数据分析计算得到ADC 数据采集的各项设计指标㊂图8㊀ADC 采集原始数据把采样后得到的原始数据导入Matlab 软件中进行快速傅里叶变换(FFT)运算得到原始采样数据的频谱,计算出无杂散动态和信噪比,测试结果如图9所示㊂由频谱数据分析知,在常温工作条件下,信号的性能可满足系统提出的指标要求㊂图9㊀输入信号的频谱响应图7㊀结束语㊀㊀本文基于JESD204B 协议设计实现了一种4通道高速采集系统㊂该系统以高速ADC 及Xilinx FPGA㊁LMK04828时钟锁相电路为核心电路,并包含了DDR3㊁FPGA 加载电路等外围电路㊂文章对系统设计方案及关键技术的实现方法进行了分析,并对系统的功能进行了测试和验证㊂就测试结果来看,该系统满足设计指标要求,可实现大动态㊁高精度的数据采集㊂通过应用扩展,可实现多板卡间的多通道数据同步采集,可满足大部分数字接收机及高速雷达信号接收领域的采样需求㊂参考文献:[1]㊀焦喜香,吴兵,李武建,等.基于JESD204B 协议的高速雷达数字接收机设计[J].信息通信,2016(6):42-44.[2]㊀周典淼,徐晖,陈维华,等.基于JESD204B 协议的数据传输接口设计[J].电子科技2015,28(10):53-60.[3]㊀JONATHAN H.了解JESD204B 链路参数[J].中国电子商情,2014(10):17-19.[4]㊀JEDEC.SerialInterfaceforDataConvertersJESD204B[S].Arlington:JEDEC,2011.[5]㊀Texas Instruments Inc.LMK0482x Data Sheet [M /OL]..[6]㊀Texas Instruments Inc.ADC12Jxx00Data Sheet[M /OL]..[7]㊀RAFFAELE G,VINCENZO I,SABRINA P,et al.AJESD204B -Compliant Architecture for Remote andDeterministic -Latency Operation [J].IEEE Transac-tions on Nuclear Science,2017,64(6):1225-1231.78。

智慧高速系统设计方案智慧高速公路系统设计方案随着人口和城市化的不断增长，交通拥堵和道路安全成为我们社会面临的两个主要挑战。

为了解决这些问题，智慧高速公路系统应运而生。

本文将介绍一个智慧高速公路系统设计方案，旨在提高交通效率和道路安全。

一、系统概述智慧高速公路系统是一个基于先进技术的智能交通管理系统，通过实时数据采集、信息处理和智能决策，提供高速公路的流量监控、车辆管理和紧急情况响应等功能。

二、系统组成1. 数据采集设备：在高速公路上设置各种传感器和监控设备，包括车辆识别摄像头、雷达、车速检测器和气象监测器等，用于实时采集道路状况、车流量和环境数据。

2. 数据处理和存储系统：将采集到的数据传输到数据中心进行处理和存储，包括数据清洗、计算和分析等功能，以便后续使用。

3. 信息展示模块：将处理后的数据以图形化和可视化的方式展示给交通控制人员和驾驶员，以便他们更好地了解道路状况和交通流量。

4. 预警和催告系统：基于实时数据提供道路条件预警和交通流量催告，包括交通堵塞、事故、巡航道路和气象条件等。

5. 交通管理系统：基于数据和智能算法，实时调整交通信号灯、限速牌和车道划分等，以优化交通流量和减少拥堵。

6. 紧急情况响应系统：及时发现和响应紧急情况，如事故、火灾和恶劣天气，包括自动报警、紧急停车和路线切换等。

三、系统特点1. 实时性：通过快速数据采集和处理，系统能够实时监测和响应道路状况和交通流量，以确保驾驶员和交通管理人员能够迅速做出决策。

2. 智能化：系统基于智能算法和模型进行数据分析和处理，能够预测交通流量和拥堵状况，提供最优路线规划和信号灯调整策略。

3. 可扩展性：系统设计允许根据需求对硬件和软件进行扩展和升级，以适应不同地区和城市的交通管理需求。

4. 安全性：系统实现多层次的安全措施，包括数据加密、网络防火墙和访问控制等，确保数据的安全性和系统的稳定性。

四、系统价值1. 提高交通效率：通过实时监测和优化交通流量，系统能够减少拥堵并提高道路通行能力，缩短驾驶员的行车时间。

基于FPGA的高速数据采集系统设计与实现的开题报告一、选题背景与意义在现代工业领域，高速数据采集是必不可少的环节，对于某些应用场景，如医学图像、通信信号和自然界信号的采集等，必须保证采样率高、抗噪性强的特点。

面对如此巨大的数据采集挑战，传统基于PC机的采集系统已经难以满足实时性和高速性的要求，而基于FPGA的高速数据采集系统从其高速、高精度、低功耗、灵活可靠等诸多特点上来看，成为了实现高速数据采集的首选方案。

因此，本文将对基于FPGA的高速数据采集系统设计与实现开题进行研究。

二、研究内容本课题旨在通过对基于FPGA的高速数据采集系统设计与实现开题进行深入研究，侧重于以下几个方面：1. 基于FPGA芯片架构的深入研究，尤其是在高速、可靠、低功耗等方面的性能表现。

2. 研究采样率、信噪比、滤波器等方面在数据采集系统中的应用。

3. 设计高速数据采集控制系统，探究其在高速数据采集系统中的作用和设计原理。

4. 进行基于FPGA的高速数据采集系统硬件电路设计、软件编码及实现，并通过实验验证其性能。

三、研究方法本文采用计算机仿真分析和实验研究相结合的方法，首先通过软件工具对系统进行模拟，了解系统设计的基本原理和方法，然后进行硬件电路设计和软件编码，实现实际的高速数据采集系统，最后对实验结果进行分析和总结。

四、预期成果1. 实现一套基于FPGA的高速数据采集系统，该系统具有高速性、稳定性、可靠性、低功耗等优点。

2. 对该系统进行了性能测试，并分析系统在数据采集过程中的表现及优劣。

3. 从系统设计、电路设计、软件编写三个角度，对基于FPGA的高速数据采集系统设计与实现开题进行了研究，并提出了可供参考的经验和具体指导意见。

五、可能面临的问题及解决方案1. FPGA硬件电路设计难度大。

解决方案：参考多数学者的研究成果，针对不同应用，找出符合实际需要的电路设计。

2. 信号处理算法的开发。

解决方案：充分利用智能算法，设计高效低延迟的算法并进行实际验证。

基于FPGA的高速数据采集系统设计随着科学技术的不断进步，数据采集系统在许多领域都发挥着重要作用。

为了满足高速数据采集的需求，基于现场可编程门阵列（FPGA）的高速数据采集系统设计应运而生。

本文将介绍这一系统的设计原理和关键技术。

首先，我们需要了解FPGA的基本原理。

FPGA是一种可编程的硬件设备，可以根据需要重新配置其内部逻辑电路。

这使得FPGA在数据采集系统中具有极大的灵活性和可扩展性。

与传统的数据采集系统相比，基于FPGA的系统可以实现更高的采样率和更低的延迟。

基于FPGA的高速数据采集系统设计主要包括以下几个关键技术。

首先是模数转换（ADC）技术。

ADC是将连续的模拟信号转换为数字信号的关键环节。

在高速数据采集系统中，需要使用高速、高精度的ADC来保证数据的准确性和完整性。

其次是FPGA内部逻辑电路的设计。

为了实现高速数据采集，需要设计高效的数据处理逻辑电路。

这些电路可以实现数据的实时处理、存储和传输等功能。

同时，还需要考虑电路的时序约束和资源分配等问题，以确保系统的稳定性和可靠性。

另外，时钟同步技术也是高速数据采集系统设计的重要内容。

在高速数据采集过程中，各个模块需要保持同步，以确保数据的准确性。

因此，需要设计合理的时钟同步方案，保证各个模块在同一个时钟周期内完成数据的采样和处理。

最后，还需要考虑系统的接口和通信问题。

基于FPGA的高速数据采集系统通常需要与其他设备进行数据交互，如计算机、存储设备等。

因此，需要设计合适的接口和通信协议，实现数据的传输和存储。

综上所述，基于FPGA的高速数据采集系统设计涉及多个关键技术，包括ADC技术、FPGA内部逻辑电路设计、时钟同步技术以及接口和通信问题。

通过合理的设计和优化，可以实现高速、高精度的数据采集，满足现代科学研究和工程应用的需求。

这将为各个领域的数据采集工作带来巨大的便利和发展空间。

摘要随着机器视觉的广泛应用，以及工业4.0和“中国制造2025”的提出，在数字图像的采集、传输、处理等领域也提出了越来越高的要求。

传统的基于ISA接口、PCI接口、串行和并行等接口的图像采集卡已经不能满足人们对于高分辨率、实时性的图像采集的需求了。

一种基于FPGA和USB3.0高速接口，进行实时高速图像采集传输的研究越来越成为国内外在高速图像采集研究领域的一个新的热点。

针对高速传输和实时传输这两点要求，通过采用FPGA作为核心控制芯片与USB3.0高速接口协调工作的架构，实现高帧率、高分辨率、实时性的高速图像的采集和传输，并由上位机进行可视化操作和数据的保存。

整体系统采用先硬件后软件的设计方式进行设计，并对系统各模块进行了测试和仿真验证。

通过在FPGA 内部实现滤波和边缘检测等图像预处理操作，验证了FPGA独特的并行数据处理方式在信号及图像处理方面的巨大优势。

在系统硬件设计部分，采用OV5640传感器作为采集前端，选用Altera的Cyclone IV E系列FPGA作为系统控制芯片，由DDR2存储芯片进行数据缓存，采用Cypress公司的USB3.0集成型USB3.0芯片作为数据高速接口，完成了各模块的电路设计和采集卡PCB实物制作。

系统软件设计，主要分为FPGA逻辑程序部分、USB3.0固件程序部分和上位机应用软件部分。

通过在FPGA上搭建“软核”的方式，由Qsys系统完成OV5640的配置和初始化工作。

由GPIF II接口完成FPGA和FX3之间的数据通路。

通过编写状态机完成Slave FIFO的时序控制，在Eclipse中完成USB3.0固件程序的设计和开发。

上位机采用VS2013软件通过MFC方式设计，从而完成整体图像采集数据通路，并在上位机中显示和保存。

整体设计实现预期要求，各模块功能正常，USB3.0传输速度稳定在320MB/s，通过上位机保存至PC机硬盘的图像分辨率大小为1920*1080，与传感器寄存器设置一致，采集卡图像采集帧率为30fps，滤波及边缘检测预处理符合要求，采集系统具有实际应用价值和研究意义。

基于CPLD的高速数据采集系统的设计与实现摘要：高速数据采集系统在信息科学的各个领域中应用越来越广泛，而基于单片机、ARM的数据采集技术已经很成熟，在对速度要求越来越苛刻的当代社会，这些技术已经显得有些力不从心，我们必须开发新的更高速的数据采集系统才能跟上信息产业发展的脚步，而随着可编程逻辑器件这些年来的迅猛发展，它以其极高的集成度，稳定的性能以及高速、易用的特点，在信息科学的各个领域都得到了广泛的应用，本文提出了一种基于CPLD的高速数据采集系统的设计方法。

关键词：基于CPLD；高速数据；采集系统；设计与实现1、前言数据采集技术是数字系统的重要部分，它与传感器技术、信号处理技术、计算机技术一起构成了现代检测技术的基础。

目前数据采集系统已经被广泛的应用。

在很多实际应用中，传统的采集系统已经不能满足采集要求，需要采样速度很高的甚至是超高采集系统。

本文提出了一种基于CPLD的高速数据采集系统的设计方法。

通过CPLD控制数据连续采集、缓冲，然后通过MCU（C8051F430）读取缓存在SRAM中数据，并且通过USB2.0将缓冲区数据转移到硬盘管理卡，由硬盘管理卡将数据存入海量硬盘。

再利用PC机的强大数据处理功能，MicrosoftVisualC++6.0的MFC类库，设计出一套集数据采集、处理和分析的高速数据采集的可视化系统。

2、系统结构设计本文设计的高速数据采集系统主要由数据采集、数据显示处理和数据传输接口三部分组成。

数据采集系统要解决的问题主要是数据的采集和传输问题。

为了增强设计的灵活性和可扩展性，系统采用CPLD来实现对AD转换器、数据缓存器SRAM、时钟、数据传输的控制逻辑。

系统功能框图如图1。

图1如上图所示，数据采集方案采用的是：带USB2.0控制器的高速单片机+USB传输的方式，目前有一款非常好的自带USB2.0控制器，并且具有51内核的高效率单片机C8051F340，这款单片机的执行速度可达到25MHz，且不用分频，故选用它可高速传输数据到PC机的同时，还可以对RAM进行读取控制。

高速公路监控系统软件的设计与实现一、需求分析高速公路监控系统软件的设计需求主要包括两个方面：一是实时监控高速公路上的交通情况，包括车流量、车速、车辆违章等信息；二是实时监控高速公路上的安全情况，包括交通事故、道路损坏等信息。

根据这些需求，我们需要设计一个具备数据采集、处理和显示功能的软件系统。

二、系统设计1. 数据采集高速公路上的数据主要通过传感器和监控摄像头来采集。

传感器主要用于采集车流量、车速、气象等数据，而监控摄像头用于采集车辆和交通情况的图像数据。

这些采集的数据需要通过网络上传到数据中心进行处理和存储。

2. 数据处理在数据中心，需要对采集到的数据进行处理，包括图像识别、数据分析等工作。

图像识别可以通过计算机视觉技术进行车辆和交通情况的识别，从而得到车辆的数量、车速等信息。

而数据分析可以通过统计和算法分析来得到公路上的安全情况。

3. 数据显示处理好的数据需要通过用户界面进行显示，以便相关人员对高速公路的情况进行监控和管理。

数据显示界面需要清晰直观地展示各项数据指标，并能够实时更新数据信息。

为了方便相关人员进行操作和管理，界面需要具备一定的交互性和可操作性。

三、系统实现高速公路监控系统软件的实现主要包括三个方面：数据采集系统、数据处理系统、数据显示系统。

数据采集系统需要采用传感器技术和监控摄像头技术进行数据采集和传输；数据处理系统需要具备图像识别和数据分析的算法技术；数据显示系统需要具备良好的用户界面设计和数据显示能力。

四、系统优化高速公路监控系统软件的优化主要包括两个方面：系统性能优化、用户体验优化。

系统性能优化需要不断优化数据采集、处理和显示系统的性能，提高系统的响应速度和稳定性。

用户体验优化需要不断改善用户界面的设计，提高用户对系统的使用舒适度和便利性。

1. 系统性能优化在数据采集系统中，可以采用更加先进的传感器和监控摄像头技术，以提高数据的采集速度和准确性。

在数据处理系统中，可以采用更加高效的图像识别算法和数据分析算法，以提高数据处理的速度和精度。

2nd International Conference on Computer Engineering, Information Science & Application Technology (ICCIA 2017)The Design of High Speed Data Acquisition System Based on JESD204BYu Wang a, Qingzhan Shi b and Qi FengCollege of Electronic Science and Engineering, National University of Defense Technology,Changsha 410073, Chinaa******************,b********************Keywords: Data acquisition system, JESD204B interface, High-speed ADC.Abstract. Recently, various acquisition systems require data converters to provide higher resolution and sampling rates. The physical layout of parallel interfaces and the bit rate limitations of serial LVDS methods pose technical hurdles for designers. The design is based on the classical architecture of FPGA+DSP+ADC of data acquisition system. The High speed ADC is based on JESD204B interface with four slices and two channels, it can meet the requirements of high-speed acquisition, and high-speed sampling of eight channels. It provides a good method for the design and application of various high-speed acquisition systems, and it effectively solves all kinds of problems in parallel transmission of traditional data acquisition, and brings great engineering application value.1.IntroductionIn our era, the increasing of demand for high data rate application is never stop. This trend leads to the development of high resolution and high sample rate ADC devices. As early as 1991, the United States Navy studied and designed a high-performance programmable signal processor, the architecture of FPGA+DSP had been widely used. Many universities and institutes in China have also developed their own signal processing systems under the FPGA+DSP architecture [1]. Combined with ADC chip, the high-speed acquisition system has also been implemented, but it is difficult for the data transmission to meet the needs of multi-channel, high bandwidth and small size when the traditional data acquisition system adopts parallel transmission mode of multiplex data wires. As a result, the JEDEC international organization has launched a new AD/DA sampling data transmission standard JESD204. So that, the development of the high-speed acquisition system can develop continuously [2].2.The overall hardware designThe design is based on JESD204B interface, designed to achieve high-speed data acquisition system. The design is based on the classical FPGA+DSP+ADC data acquisition system architecture. The FPGA chip uses the XC7VX485T from the Xilinx Virtex-7 series. GTX, its maximum serial speed transceiver, supports the maximum line speed of 12.5Gbps. The DSP chip uses the TMS320C6678 from TI, it integrates 8 arithmetic cores, and the highest processing speed of single core can reach 1.25Gbps. The ADC chip uses the ADC32RF45 from TI, its data is output based on JESD204B interface. As shown in Fig 1, the eight channels sampling signal enters the ADC chip firstly, and then the serial high-speed transceiver GTX is transmitted to the FPGA by the JESD204B interface, then the data is sent to the DSP through SRIO for signal processing operations.FPGA DSPADC x4SRIO PCIEGPIOJESD204B 8Channel FLASH DDR3x4GbpsEthernet FLASH DDR3x2HDMIFig.1 System overall structure diagramIn the design of the data acquisition system, the FPGA’s external interface HDMI, a 19 pin high-speed data interface, is used for data’s communication with external memory. On the board, we connect the four differential signal line of the FPGA’s high speed serial transceiver (GTX) to the HDMI interface. The external high-speed interface of DSP adopts Gigabit Ethernet to realize high-speed data transmission. Both the FPGA and the DSP have an external 256MB Flash memory, In addition, the FPGA has two DDR3 external memory to form the storage space of the 1GB, DSP has four DDR3 memory external to form the storage space of 2GB.3. JESD204B InterfaceIn the field of PC and embedded systems, it has been an empty talk that the method for improving bus bandwidth by raising bus operating frequency under the condition of a parallel bus data width. It cannot be realized at all because of the influence of technology and environment in the actual implementation. Therefore, the communication structure of the serial bus is changed from parallel bus communication. Typically, the ADC is 12~16 bit data lines, and strictly required to be aligned on one edge of the clock. The higher frequency the ADC operating, the greater data offset between the data lines, and then synchronization between data is becoming more difficult. The JEDEC international organizations have fully learned the advantages of PCIE/SRIO and other serial bus communication protocols based on data packet (frame format). The JESD204 protocol was introduced in 2006, it is the a differential pair adopted the CML level, instead of the 12~16 bit parallel data line, realizing serial communication interface and supporting the highest 3.125Gbps data transmission rate of ADC device. In January 2012, the JESD204 bus protocol has been upgraded to the JESD204 B.01 version, the maximum transmission rate of each pair of differential lines is supported by 12.5Gbps [3,4]. Table 1 Comparison of JESD204 with other interfacesNumber of Channels Resolution CMOS Pin Count LVDS Pins Count (DDR) CML Pin Count (JESD204B)1 14 13 14 42 14 26 28 44 14 52 56 68 14 104 112 6Fig.2 CMOS, LVDS, and CML Driver Power ComparisonIn summary, the advantages of JESD204B include the following three points:(1) Decreased in pin number, simplified system design, greatly simplified the wiring between ADC and FPGA(2) Because wiring is simpler and pin number is less, using JESD204B will make the package smaller and simpler.(3) High speed ADC devices consume less power per unit after adopting CML level.At present, the TI, the ADI and other companies have their latest high-speed ADC chip based on the JESD204B interface. ADC32RF45 released by TI, AD9625 released by ADI, and the latest AD9208 released by ADI Company in April 2017, these all belong to the new ADC series adopted with JESD204B interface. In respect of Field Programmable logic device (FPGA), the company, such as Xilinx and Altera, also supports the JESD204B interface. In addition there are JESD204B dedicated clock chip, such as LMK042828, HMC7044 and so on.4.The Key of ADC design interfaceWe can implement the JESD204B protocol by FPGA's GTX interface, to parse the data emitted by ADC correctly. The hardware uses the FPGA’s GTX interface directly, and the GTX is connected with the data-in pin of the ADC. ADC data-out pin as the sending end, FPGA GTX port as the receiving end, to achieve data transmission on the line [5]. The software uses the 8B/10B codec module and the control character detection module which are embedded in the GTX interface.low two bit make up a frame with 16bit data. After framing, the data is encoded by 8B/10B, then it becomes 20 bit. Sending to Serial high-speed transceiver GTX of FPGA, FPGA complete the operation of the 8B/10B decoding and the analysis of JESD204B protocol. Setting the ADC32RF45 sample clock to 2.5GHz, the rate corresponding to the encoding at all levels is shown below.Table 2 Comparison of JESD204BClock/GH z Data-width/bit Rate/Gbp sRemark Original data 2.5 14 8.4 ADC Sampled DataFraming 2.5 16 10 Zero-paddingCoding 2.5 20 12.5 8B/10BThe ADC is dual channel, each channels has 4 lanes, that is, 4 pairs of CML data lines. As can be seen from the chart above, ADC eventually sends the sampled data at a rate of 12.5Gbps, GTX, the receiving rate of the FPGA side should also be set to 12.5Gbps.5. Clock designJESD204B begins with the edge of the clock signal to identify synchronization. And through a certain handshake signal, the sender and receiver can correctly recognize the frame length and boundaries. Therefore, the clock signal and its timing relation are extremely important to JESD204B. The following is a multi-device synchronization solution for the JESD204B system, the Device Clock is the main clock for the device operation. A clock that is usually sampled in a digital to analog converter or a clock with integer multiples. The frame and multi frame clock of the protocol itself are also based on Device Clock. SYSREF is the edge of the Device Clock used to indicate different converters or logic, or the reference delay between different devices.In the JESD204B system, the synchronization of data converters can be broken down into four basic requirements. These requirements are vividly depicted in Fig.4.(1) The phase alignment of the device clock is implemented on each data converter;(2) The setting and holding time of the SYSREF (relative to the device clock) are met on each data converter and logic element;(3) An appropriate resilient buffer release point is selected in the JESD204B receiver to ensure deterministic delay; (4) Need to meet the SYNC signal timing requirements when necessary. A D CA D CA D CA D C Data SYNC DataSYNC Data SYNCDevice Clock SYSREF Device ClockSYSREF Device Clock SYSREFDevice ClockSYSREFLogic DeviceClock Distirbution DataSYNCFig.4 Multi device synchronization solution for JESD204B systemADI and TI have high performance clock jitter attenuator with JESD204B, such as HMC7044, LMK04828 and so on. Their Device Clock, and SYSREF are paired output, its output timing meets its timing requirements, and its application is relatively simple.6.ConclusionThis paper utilizes the advanced high-speed ADC with JESD204B interface, combine the latest ADC chip and Xilinx 7 Series resources, and proposes the design of high-speed data acquisition system based on JESD204B. This paper first describes the overall design of the system, and then we detailed for each module design. We first solve the core processing module of FPGA+DSP. Both of FPGA and DSP communicate with each other through SRIO, FPGA pretreatment data is sent to the DSP for signal processing. Utilizing existing technology and hardware, a high-speed data acquisition system is designed with the JESD204B interface ADC which has higher resolution and higher sampling rate (3Gbps or so). It can be well suited to eight channel high-speed sampling, the design is miniaturized and the wiring is simpler. FPGA resource consumption is reduced by about half of resources compared to traditional parallel data lines, it has great prospect of engineering application. References[1] Ran Yan, XI Pengfei. High Speed Serial Data Acquisition System Based on JESD204 Protocol [J].Electronic Sci. & Tech. 2015, 28(5):17-19[2] Zhou Yuxuan, Clock Circuit Design of 2.5 GSPS High Resolution Data Acquisition System [D].UESTC, 2016[3] ADI. JESD204B Survival Guide [M]. [USA]: ADI, 2013[4] ADI. JESD204B serial interface clock requirements and their implementation [M]. [USA]: ADI,2013[5] Xilinx. 7 Series FPGAs GTX/GTH Transceivers [M]. USA: Xilinx, 2016.。

高速动态数据流分析与处理系统设计与实现随着互联网的迅猛发展，数据的生成与传输速度不断增加，对数据的分析与处理需求也越来越迫切。

特别是在高速网络环境下，如高速公路的智能交通监控系统、高速铁路的列车安全控制系统等领域，对于实时处理大量动态数据流的需求变得尤为重要。

因此，设计和实现高速动态数据流分析与处理系统是当前的研究热点之一。

为了满足高速动态数据流分析与处理的需求，本文将从系统设计和实现两个方面进行介绍。

首先，系统设计。

高速动态数据流分析与处理系统的设计需要考虑以下几个关键问题：1. 数据采集与传输：该系统需要实时采集网络中产生的数据，并快速、可靠地传输到后端的分析处理模块。

可以采用流传输方式，将数据流切分成较小的数据包，充分利用网络带宽。

2. 数据预处理与过滤：由于数据流速度快且大量，为了提高系统处理效率和降低资源消耗，可以对数据进行预处理和过滤。

例如，可以根据某些条件筛选数据包，过滤掉不必要的数据，减少系统的负荷。

3. 高效的存储和查询：高速动态数据流分析与处理系统处理的数据量非常庞大，因此需要采用高效的存储和查询方式。

可以选用分布式存储系统，将数据分散存储在多个节点上，提高系统的并发处理能力。

4. 实时分析与处理：该系统需要实时对数据进行分析和处理，以提取有价值的信息。

可以采用并行计算和分布式处理的方式，充分利用多核处理器和分布式计算环境的优势，提高系统的运行效率。

接下来是系统的实现。

高速动态数据流分析与处理系统的实现涉及到软硬件环境的搭建和算法的设计。

1. 硬件环境：为了实现高速数据流的采集和传输，需要选择高性能的网络设备和数据处理设备。

例如，可以采用多口千兆以太网交换机和高速网络适配器，以满足数据流的实时处理需求。

同时，还需要考虑存储设备的选择，例如使用高速硬盘阵列或者固态硬盘，以提高数据的读写速度。

2. 软件环境：在软件方面，可以选择使用流媒体服务器软件和消息队列软件来实现数据的接收、存储和传输。