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习 题 五1. 简述时序逻辑电路与组合逻辑电路的主要区别。
解答组合逻辑电路:若逻辑电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合，而与过去的输入值无关，则称为组合逻辑电路。
组合电路具有如下特征：②信号是单向传输的，不存在任何反馈回路。
时序逻辑电路:若逻辑电路在任何时刻产生的稳定输出信号不仅与电路该时刻的输入信号有关，还与电路过去的输入信号有关，则称为时序逻辑电路。
时序逻辑○1○2 电路中包含反馈回路，通过反馈使电路功能与“时序”○3 电路的输出由电路当时的输入和状态(过去的输入)共同决定。
2. 作出与表1所示状态表对应的状态图。
表 1解答根据表1所示状态表可作出对应的状态图如图1所示。
图13.已知状态图如图2所示，输入序列为x=11010010，设初始状态为A，求状态和输出响应序列。
图 2解答状态响应序列：A A B C B B C B输出响应序列：0 0 0 0 1 0 0 14. 分析图3所示逻辑电路。
假定电路初始状态为“00”，说明该电路逻辑功能。
图 3 解答○1根据电路图可写出输出函数和激励函数表达式为 xK x,J ,x K ,xy J y xy Z 1111212=====○2 根据输出函数、激励函数表达式和JK 触发器功能表可作出状态表如表2所示，状态图如图4所示。
表2图4○3由状态图可知，该电路为“111…”序列检测器。
5. 分析图5所示同步时序逻辑电路，说明该电路功能。
图5解答○1根据电路图可写出输出函数和激励函数表达式为 )(D ,x y x D y y x Z 21112121212y x y y y y y x ⊕=+=+=○2 根据输出函数、激励函数表达式和D 触发器功能表可作出状态表如表3所示，状态图如图6所示。
表3图6○3由状态图可知，该电路是一个三进制可逆计数器(又称模3可逆计数器)，当x=0时实现加1计数，当x=1时实现减1计数。
6.分析图7所示逻辑电路，说明该电路功能。
题库解答第一章习题1.比较数字计算机和模拟计算机的特点。
答：电子模拟计算机中，“模拟”就是相似的意思。
模拟计算机的特点由连续量表示，运算过程也是连续的。
数字计算机的主要特点是按位运算，并且不连续地跳动运算。
2.数字计算机如何分类？分类的依据是什么？答：数字计算机进一步又可分为专用计算机和通用计算机。
通用计算机又可分为巨型机、大型机、中型机、小型机、微型机、单片机。
3.数字计算机有哪些主要应用？答：数字计算机的应用主要有科学计算、自动控制、测量和测试、信息处理（事务处理、管理应用）、教育和卫生、家用电气、人工智能。
答：将解题的程序（指令序列）存放在存储器中称为存储程序，而控制器依据存储的程序来控制全机协调地完成计算机任务叫做程序控制，存储程序并按地址顺序招待，这就是冯.诺依曼型计算机的设计思想，也是机器自动工作的关键。
其由运算器、存储器、输入设备或输出设备、控制器组成。
5.什么是存储容量？什么是单元地址？什么是数据字？什么是指令字？答：存储器所有存储单元的总数称为存储器的存储容量。
存储器是由许多存储单元组成的，每个存储单元都有编号，称为单元地址。
由于计算机使用的信息既有指令又有数据。
如果某字处理的数据，则称为数据字。
如果某字为一条指令，则可以称为指令字。
6.什么是指令？什么是程序？答：运算器完成加、减、乘、除四则运算及其他一些辅助操作。
每一个基本操作就叫做一条指令。
而解算某一问题的一串指令序列，叫做该问题的计算程序，简称程序。
7.指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？答：其可以如下区分，取指周期中从内存读出的信息流是指令流，它流向控制器。
而从执行周期中从内存中送入内存的信息流是数据流，它由内存流向运算器，或者由运算器流向内存。
8.什么是内存？什么是外存？什么是CPU？什么是接口？简述其功能。
答：计算机又称配备了存储容量更大的磁盘存储器称为外存。
相对而言，半导体存储器称为内存储器。
第6章时序逻辑电路6—1 从概念，结构和功能描述等几个方面简述时序逻辑电路和组合逻辑电路的不同。
概念：组合逻辑电路在任一时刻的输出仅由该时刻的输入决定，而与过去的状态无关，电路无记忆功能。
时序逻辑电路任一时刻的输出信号不仅取决于该时刻的输入信号，而且还取决于电路原来的状态。
结构：组合电路都是单纯由逻辑门组成，且输出不存在反馈路径。
时序逻辑电路由组合逻辑电路和存储电路组成，输出和输入之间有反馈。
存储电路一般由触发器构成。
功能描述：组合逻辑电路一般用逻辑图、逻辑表达式和真值表描述。
时序逻辑一般用逻辑图、逻辑方程式（状态方程、输出方程、驱动方程）、状态转换表、状态转换图和时序图来描述。
6—2 作出与表1所示状态表对应的状态图。
6—3 用边沿触发D触发器和与非门设计一个三位右移寄存器，用一控制端X控制，当0=X时能串行输入新数据ID，当1=X时具有自循环功能。
A BD C2111/10X/010/011/010/001/101/010/011/000/001/1QQSETCLRDQQSETCLRDQQSETCLRDXD ID OCP6—4 完成下列设计：1. 画出用J-K 触发器实现的四位右移寄存器的逻辑图（数据向高位移位定义为右移，寄存器的输出1Q 2Q 3Q 4Q ，设4Q 为高位。
2. 用上述四位右移寄存器实现下列计数器，写出设计步骤，画出逻辑图。
CP 1Q 2Q 3Q 4Q0 0 0 0 0 11 0 0 02 0 1 0 0 31 0 1 0 4 0 1 0 1 5 0 0 1 0 6 0 0 0 1 70 0 0 0答：由题意知，计数器是由右移寄存器实现的，所以只要确定第一个JK 触发器的驱动方程即可。
根据给出的状态转换表，可得卡诺图。
化简得43Q Q Q Q Q Q D ++=⋅⋅=6—5 用一片74LS161和必要的门电路构成一个可控计数器。
当控制端C=1时，实现八进制计数；C=0时，实现四进制数。
《数字逻辑与数字系统》教学大纲一、使用说明（一）课程性质《数字逻辑与数字系统》是计算机科学与技术专业的一门专业基础课。
（二）教学目的通过本课程的学习，可以使学生熟悉数制与编码,逻辑函数及其化简,集成逻辑部件,中大规模集成组合逻辑构件。
掌握组合逻辑电路分析和设计，同步时序逻辑电路分析和设计，异步时序逻辑电路分析和设计；中规模集成时序逻辑电路分析和设计。
了解可编程逻辑器件，数字系统设计，数字系统的基本算法与逻辑电路实现，VHDL语言描述数字系统。
为专业课的学习打下坚实的基础。
（三）教学时数本课程理论部分总授课时数为68课时。
（四）教学方法理论联系实际，课堂讲授。
（五）面向专业计算机科学与技术专业。
二、教学内容第一章数制与编码（一）教学目的与要求通过本章学习使学生掌握数制的表示及转换，二进制数的算术运算,二进制码，原码、补码、反码。
（二）教学内容模拟信号，数字信号，数制的表示及转换，二进制数的算术运算,二进制码，原码、补码、反码。
重点与难点：数制，二进制码，逻辑运算，逻辑代数的基本定律和规则，逻辑函数的化简。
第一节进位计数制1、十进制数的表示2、二进制数的表示3、其它进制数的表示第二节数制转换1、二进制数与十进制数的转换2、二进制数与八进制数、十六进制数的转换第三节带符号数的代码表示1、真值与机器数2、原码3、反码4、补码5、机器数的加、减运算6、十进制数的补数第四节码制和字符的代码表示1、码制2、可靠性编码3、字符代码（三）教学方法与形式课堂讲授。
（四）教学时数2课时。
第二章逻辑代数与逻辑函数（一）教学目的与要求通过本章学习使学生掌握逻辑代数的基本运算,逻辑代数的基本公式、定理及规则。
逻辑函数表达式的形式与转换方法，逻辑函数的代数法及卡诺图法化简。
（二）教学内容逻辑代数的基本运算、基本公式、定理及规则。
逻辑函数表达式的形式与转换方法，逻辑函数的代数法及卡诺图法化简。
重点与难点：逻辑代数的公式、定理及规则。
（完整版）数字逻辑复习提纲数字逻辑基础复习提纲⒈数制与码制数字系统中常⽤的数制及其互换、符号数表⽰、数字与字符编码。
2. 逻辑代数基础逻辑代数的基本定理及规则，⽤逻辑代数及卡诺图化简逻辑函数的⽅法与技巧。
3. 组合逻辑电路门电路符号及外部特性4. 同步时序电路同步时序电路的特点，触发器及其互换，Mealy 型和Moore型的状态图与状态表，同步时序电路分析与设计的⽅法。
5. 异步时序电路异步时序电路的特点与模型，脉冲异步时序电路分析与设计的⽅法。
电平异步时序电路分析与设计的⽅法。
6. 中、⼤规模集成电路及其应⽤加法器、译码器、编码器、多路选择器、多路分配器、计数器和寄存器等常⽤集成电路的符号、功能表及使⽤⽅法及综合应⽤。
⼀、课程的教学基本要求1．数制与码制要求学⽣熟悉常⽤的⼏种进位计数制（2，8，10，16进制），以及这⼏种数制的相互转换。
数字系统数值数据的表⽰，重点是符号整数的定点数（原码、反码及补码）表⽰。
数字和字符的编码。
2．逻辑代数基础要求学⽣熟悉并掌握逻辑代数基本定理及规则，标准积之和表达式与最⼩项，标准和之积表达式与最⼤项。
熟悉并能应⽤逻辑代数和卡诺图分析和化简逻辑表达式。
3．组合逻辑电路分析与设计要求学⽣熟悉并掌握组合逻辑电路的分析和设计的⽅法；单输出与多输出组合逻辑电路设计⽅法的异同；组合逻辑险象的判断与消除。
要求做门电路及组合逻辑电路实验。
4．同步时序电路分析与设计要求学⽣熟悉并掌握同步时序逻辑电路的分析和设计的⽅法；Mealy型与 Moore型时序电路的状态图与状态表；常⽤的⼏种触发器及其互换。
要求做触发器及同步时序逻辑电路实验。
5．异步时序逻辑电路分析与设计要求学⽣熟悉并掌握脉冲异步时序逻辑电路与点平异步时序电路的分析和设计的⽅法；电平异步时序电路的竞争与险象。
要求做异步时序逻辑电路实验。
6．中规模集成电路应⽤要求学⽣熟悉并掌握常⽤的⼏种中规模集成电路；能够⽤它们设计组和逻辑电路和时序电路，并具有综合设计的能⼒。
第四章习题答案1.设计4个寄存器堆。
解：2. 设计具有4个寄存器的队列。
解：3．设计具有4个寄存器的堆栈解：可用具有左移、右移的移位寄存器构成堆栈。
4．SRAM、DRAM的区别解：DRAM表示动态随机存取存储器，其基本存储单元是一个晶体管和一个电容器，是一种以电荷形式进行存储的半导体存储器，充满电荷的电容器代表逻辑“1”，“空”的电容器代表逻辑“0”。
数据存储在电容器中，电容存储的电荷一般是会慢慢泄漏的，因此内存需要不时地刷新。
电容需要电流进行充电，而电流充电的过程也是需要一定时间的，一般是0.2-0.18微秒（由于内存工作环境所限制，不可能无限制的提高电流的强度），在这个充电的过程中内存是不能被访问的。
DRAM拥有更高的密度，常常用于PC中的主存储器。
SRAM是静态的，存储单元由4个晶体管和两个电阻器构成，只要供电它就会保持一个值，没有刷新周期，因此SRAM 比DRAM要快。
SRAM常常用于高速缓冲存储器，因为它有更高的速率；5. 为什么DRAM采用行选通和列选通解：DRAM存储器读/写周期时，在行选通信号RAS有效下输入行地址，在列选通信号CAS有效下输入列地址。
如果是读周期，此位组内容被读出；如果是写周期，将总线上数据写入此位组。
由于DRAM需要不断刷新，最常用的是“只有行地址有效”的方法，按照这种方法，刷新时，是在RAS有效下输入刷新地址，存储体的列地址无效，一次选中存储体中的一行进行刷新。
每当一个行地址信号RAS有效选中某一行时，该行的所有存储体单元进行刷新。
6. 用ROM实现二进制码到余3码转换解：真值表如下：8421码余三码B B2B1 B0G G2G 1G00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 03310 1 1 00 1 1 11 0 0 01 0 0 1 01 0 0 11 0 1 01 0 1 11 1 0 0最小项表达式为：G=∑)9,8,7,6,5(G2=∑)9,4,3,2,1(G1=∑)8,7,4,3,0(G0=∑)8,6,4,2,0(阵列图为：7. 用ROM实现8位二进制码到8421码转换解：输入为8位二进制数，输出为3位BCD码，12位二进制数，所以，所需ROM的容量为：28*12=30728.ROM、EPROM和EEPROM的区别解：ROM 指的是“只读存储器”，即Read-Only Memory。
《数字逻辑》（白中英）（第六版）习题解答/ 第1章开关理论基础1、将下列十进制数化为二进制数和八进制数：十进制二进制八进制49 110001 6153 110101 65127 1111111 177635 11 11732、将下列二进制数转换成十进制数和八进制数:二进制十进制八进制1010 10 12111101 61 751011100 92 134101111 47 5701101 13 153、将下列十进制数转换成8421BCD码：1997=0001 1001 1001 0111=0110 0001 0010=0100 0001 0110=0100 0111 01014、一个电路有三个输入端A、B、C,当其中有两个输入端为高电平时，输出X为高电平，试列出真值表，并写出X的逻辑表达式［解］:先列出真值表，然后写出X的逻辑表达式ABC X /0 0 0 P 00 0 1/■ 00 1 0 /00 1 1 11 0 0 01 0 1 1/1 1 0 11 1 1 0X ABC ABC ABC5、求下列函数的值：当A,B,C 为0,1,0 时：AB BC =1(A B C)(A B C) =1(AB AC)B =1当A,B,C 为1,1,0 时：AB BC =0(A B C)(A B C) =1(AB AC)B =1当A,B,C 为1,0,1 时：AB BC =0\ (A B C)(A B C) =1\ (AB AC)B =06用真值表证明恒等式A B C A B C成立。
证明:------- ■------------------------ --------------------------ABC ABC ABC0 0 0、0 00 0 1 \ 1 10 1 0 \ 1 10 1 1 、0 01 0 0 1 1 /1 0 1 0 \0 /1 1 0 0 \01 1 1 1 1所以由真值表得证。
第五章 习题答案1. 画出与阵列编程点解：---2. 画出或阵列编程点解：----X 1X 2X 3X 43. 与、或阵列均可编程，画出编程点。
解;1A-BB -F 324. 4变量LUT 编程解：A 0A 1A 2A 3SOP 输出5. 用VHDL 写出4输入与门解： 源代码：LIBRARY IEEE ；USE IEEE .STD_LOGIC_1164.ALL ；ENTITY and4 ISPORT (a ，b ，c ，d ：IN STD_LOGIC ；x ：OUT STD_LOGIC ）；END and4；ARCHITECTURE and4_arc OF and4 ISBEGINx ＜＝a AND b AND c AND d ；END and4_arc ；6. 用VHDL 写出4输入或门解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY or4 ISPORT (a，b，c，d：IN STD_LOGIC；x：OUT STD_LOGIC）；END or4；ARCHITECTURE or4_arc OF or4 ISBEGINx＜＝a OR b OR c OR d；END or4_arc；7.用VHDL写出SOP表达式解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY sop ISPORT (a，b，c，d，e，f：IN STD_LOGIC；x：OUT STD_LOGIC）；END sop；ARCHITECTURE sop_arc OF sop ISBEGINx＜＝(a AND b) OR (c AND d) OR (e AND f)；END sop_arc；8.用VHDL写出布尔表达式解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY boolean ISPORT (a，b，c：IN STD_LOGIC；f：OUT STD_LOGIC）；END boolean；ARCHITECTURE boolean_arc OF boolean ISBEGINf＜＝(a OR (NOT b) OR c) AND (a OR b OR (NOT c)) AND ((NOT a) OR (NOT b) OR (NOT c))；END boolean_arc；9.用VHDL结构法写出SOP表达式解：源代码：――三输入与非门的逻辑描述LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY nand3 ISPORT (a，b，c：IN STD_LOGIC；x：OUT STD_LOGIC）；END nand3；ARCHITECTURE nand3_arc OF nand3 ISBEGINx＜＝NOT (a AND b AND c)；END nand3_arc；――顶层结构描述文件LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY sop ISPORT (in1，in2，in3，in4，in5，in6，in7，in8，in9：IN STD_LOGIC；out4：OUT STD_LOGIC)；END sop；ARCHITECTURE sop_arc OF sop ISCOMPONENT nand3PORT (a，b，c：IN STD_LOGIC；x：OUT STD_LOGIC）；END COMPONENT；SIGNAL out1，out2，out3：STD_LOGIC；BEGINu1：nand3 PORT MAP (in1，in2，in3，out1)；u2：nand3 PORT MAP (in4，in5，in6，out2)；u3：nand3 PORT MAP (in7，in8，in9，out3)；u4：nand3 PORT MAP (out1，out2，out3，out4)；END sop；10.用VHDL数据流法写出SOP表达式解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY sop ISPORT (in1，in2，in3，in4，in5，in6，in7，in8，in9：IN STD_LOGIC；out4：OUT STD_LOGIC)；END sop；ARCHITECTURE sop_arc OF sop ISBEGINout4＜＝(in1 AND in2 AND in3) OR (in4 AND in5 AND in6 ) OR (in7 AND in8 AND in9)；END sop_arc；13.用VHDL设计3－8译码器解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY decoder_3_to_8 ISPORT（a，b，c，g1，g2a，g2b：IN STD_LOGIC；y：OUT STD_LOGIC _VECTOR（7 downto 0））；END decoder_3_to_8；ARCHITECTURE rt1 OF decoder_3_to_8 ISSIGNAL indata：STD_LOGIC _VECTOR（2 downto 0）；BEGINindata＜＝c & b & a；PROCESS（indata，g1，g2a，g2b）BEGINIF（g1＝′1′ AND g2a＝′0′ AND g2b＝′0′）THENCASE indata ISWHEN "000"＝＞y＜＝"11111110"；WHEN "001"＝＞y＜＝"11111101"；WHEN "010"＝＞y＜＝"11111011"；WHEN "011"＝＞y＜＝"11110111"；WHEN "100"＝＞y＜＝"11101111"；WHEN "101"＝＞y＜＝"11011111"；WHEN "110"＝＞y＜＝"10111111"；WHEN others＝＞y＜＝"01111111"；END CASE；ELSEy＜＝"11111111"；END IF；END PROCESS；END rt1；14.用VHDL设计七段显示译码器解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY segment7 ISPORT（xin：IN STD_LOGIC _VECTOR（3 downto 0）；lt，rbi：IN STD_LOGIC；yout：OUT STD_LOGIC _VECTOR（6 downto 0）；birbo：INOUT STD_LOGIC）；END segment7；ARCHITECTURE seg7448 OF segment7 ISSIGNAL sig_xin：STD_LOGIC _VECTOR（3 downto 0）；BEGINsig_xin＜＝xin；PROCESS（sig_xin，lt，rbi，birbo）BEGINIF（birbo＝′0′）THENyout＜＝"0000000"；ELSIF （lt＝′0′）THENyout＜＝"1111111"；birbo＜＝′1′；ELSIF （rbi＝′0′AND sig_xin＝"0000"）THENyout＜＝"0000000"；birbo＜＝′0′；ELSIF （rbi＝′1′ AND sig_xin＝"0000"）THENyout＜＝"1111110"；birbo＜＝′1′；ELSEbirbo＜＝′1′；CASE sig_xin ISWHEN "0001"＝＞yout＜＝"0110000"；WHEN "0010"＝＞yout＜＝"1101101"；WHEN "0011"＝＞yout＜＝"1111001"；WHEN "0100"＝＞yout＜＝"0110011"；WHEN "0101"＝＞yout＜＝"1011011"；WHEN "0110"＝＞yout＜＝"0011111"；WHEN "0111"＝＞yout＜＝"1110000"；WHEN "1000"＝＞yout＜＝"1111111"；WHEN "1001"＝＞yout＜＝"1110011"；WHEN others＝＞yout＜＝"0100011"；END CASE；END IF；END PROCESS；END seg7448；15.用VHDL设计8/3优先编码器解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY priorityencoder ISPORT（din：IN STD_LOGIC _VECTOR（7 downto 0）；ei：IN STD_LOGIC；yout：OUT STD_LOGIC _VECTOR（2 downto 0）；eo，gs：OUT STD_LOGIC）；END priorityencoder；ARCHITECTURE cod74148 OF priorityencoder ISBEGINPROCESS（ei，din）BEGINIF（ei＝′1′）THENyout＜＝"111"；eo＜＝′1′；gs＜＝′1′；ELSEIF(din(7)＝′0′ ) THENyout＜＝"000"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(6)＝′0′ ) THENyout ＜＝"001"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(5)＝′0′ ) THENyout＜＝"010"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(4)＝′0′ ) THENyout＜＝"011"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(3)＝′0′ ) THENyout＜＝"100"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(2)＝′0′ ) THENyout＜＝"101"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(1)＝′0′ ) THENyout＜＝"110"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(0)＝′0′ ) THENyout＜＝"111"；eo＜＝′1′；gs＜＝′0′；ELSIF(din＝"11111111") THENyout＜＝"111"；eo＜＝′0′；gs＜＝′1′；END IF；END IF；END PROCESS；END cod74148；16.用VHDL设计BCD码至二进制码转换器。
第六章习题答案1现有D触发器组成的三个n位寄存器，需要连接起来传送数据。
当控制信号S a有效时，执行（Ra）→Rc的操作；当控制信号S b有效时，执行（R b）→R C的操作。
试写出连接电路的逻辑表达式，并画出逻辑电路图。
解：Rc = Ra·Sa·LDC + Rb·Sb·LDC2 现有D触发器组成的四个8位寄存器，要求它们之间实现数据传送，试设计连接电路。
解：BUS3 ALU的输出端一般带有一个移位器，其功能为：①ALU输出正常传送；②ALU输出左移1位（ALU i+1）传送；③ALU输出右移一位（ALU i-1）传送。
试设计移位器的逻辑电路。
解：4 一个系统有A,B两条总线，为了接收来自任何一条总线上的数据并驱动任何一条总线，需要一个总线缓冲寄存器。
请用D触发器和三态门设计一个总线缓冲寄存器。
解：5 试构造能完成下列程序操作的ASM图：（a）if X = N, then … 。
（b）if X≠N, then …, else …。
解：（c）for X from A to B, step C, do… 。
解：（d）while X = Y, do …。
解：（e）if X > N OR X < O, then …, else …。
解：6 有一个数字比较系统，它能对两个8位二进制进行比较。
其操作过程如下：先将两个8位二进制数存入寄存器A和B, 然后进行比较，最后将大数移入寄存器A中。
要求：⑴画出此系统方框图，并构造ASM流程图。
⑵设计一个计数器型控制器。
解：（1）②状态转移真值表PS NSB A B( D ) A( D )转移条件 C0 00 11 0 1 10 11 01 11 00 1无条件转移无条件转移无条件转移( A > B ) = 1A >B = 0根据 NS = PS·C 公式，激励方程表达式为：B ( D ) = BA + BA + BA·( A > B )A ( D ) = BA + BA + BA·( A >B ) = A + BA ·( A > B )③电路图④ 控制信号表达式：7. 根据题6的条件，设计一个MUX 型控制器。
《数字逻辑》（白中英）（第六版）习题解答第1章开关理论基础1、将下列十进制数化为二进制数和八进制数：十进制二进制八进制49 110001 6153 110101 65127 1111111 177635 11737.493 111.011111100 7.37479.43 1001111.0110110 117.332、将下列二进制数转换成十进制数和八进制数：二进制十进制八进制1010 10 12111101 61 751011100 92 1340.10011 0.59375 0.46101111 47 5701101 13 153、将下列十进制数转换成8421BCD码：1997=0001 1001 1001 011165.312=0110 0101.0011 0001 00103.1416=0011.0001 0100 0001 01100.9475=0.1001 0100 0111 01014、一个电路有三个输入端A、B、C，当其中有两个输入端为高电平时，输出X为高电平，试列出真值表，并写出X的逻辑表达式。
[解]：先列出真值表，然后写出X的逻辑表达式5、求下列函数的值：当A,B,C 为0,1,0时： BC B A +=1))((C B A C B A ++++=1 B C A B A )(+=1当A,B,C 为1,1,0时： BC B A +=0))((C B A C B A ++++=1 B C A B A )(+=1当A,B,C 为1,0,1时： BC B A +=0))((C B A C B A ++++=1 B C A B A )(+=06、用真值表证明恒等式 C B A C B A ⊕⊕=⊕⊕ 成立。
证明：所以由真值表得证。
7、证明下列等式（1）B A B A A +=+证明：左边=B A A +=B A B B A ++)(=B A AB B A ++=B A AB AB B A +++ =B A A B B A )()(+++ =B A + =右边（2）BC AB C AB C B A ABC +=++证明：左边= C AB C B A ABC ++= ABC C AB C B A ABC +++ =)()(C C AB B B AC +++ =AB AC + =右边 （3）E CD A E D C CD A C B A A ++=++++)(证明：左边=E D C CD A C B A A )(++++ =A+CD+A B C +CD E =A+CD+CD E =A+CD+E =右边（4） C B A C B A B A ++=C B C A B A ++ 证明：左边=C B A C B A B A ++ =C B A C AB C B A B A +++)( =C B C A B A ++=右边 8、用布尔代数简化下列逻辑函数 （1）B C CB C B A ABC A F ++++= （2）C B A D A B A D C AB CD B A F ++++= （3）C B ABCD D BC ABD D ABC F ++++= （4）C AB C B BC A AC F +++= 10、用卡诺图化简下列各式 （1）C AB C B BC A AC F +++=说明：卡诺图中标有0的格子代表C B BC A AC F 1++=，1F 则是标有0之外的其余格子。
习题六6.1可编程逻辑器件有哪些主要特点？PLD作为一种通用型可编程逻辑器件，而它的逻辑功能又是由用户通过对器件编程来自行设定的。
它可以把一个数字系统集成在一•片PLD上，而不必由芯片制造厂商去设计和制作专用集成芯片。
采用PLD设计数字系统和中小规模相比具有如下特点：(1)减小系统体积：单片PLD有很高的密度，可容纳中小规模集成电路的几片到十几片。
(低密度PLD小于700门/片,高密度PLD每片达数万门,最高达25万门)。
(2)增强逻辑设计的灵活性：使用PLD器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；用户可随时修改。
(3)缩短设计周期：由于可完全由用户编程，用PLD设计一个系统所需时间比传统方式大为缩短；(4)用PLD与或两级结构实现任何逻辑功能，比用中小规模器件所需的逻辑级数少。
这不仅简化了系统设计，而减少了级间延迟，提高了系统的处理速度；(5)由于PLD集成度高，测试与装配的量大大减少。
PLD可多次编程，这就使多次改变逻辑设计简单易行，从而有效地降低了成本；(6)提高系统的可靠性：用PLD器件设计的系统减少了芯片数量和印制板面积，减少相互间的连线，增加了平均寿命，提高抗干扰能力，从而增加了系统的可靠性；(7)系统貝有加密功能：多数PLD器件，如GAL或高密度可编程逻辑器件，木身具有加密功能。
设计者在设计时选屮加密项，可编程逻辑器件就被加密。
器件的逻辑功能无法被读出，有效地防止电路被抄袭。
6.2常见PLD器件有哪些主要类型？常见PLD器件根据可编程逻辑器件问世的时间，我们把PLA、PAL和GAL称为早期的可编程逻辑器件，把CPLD及FPGA称为近代的可编程逻辑器件。
也有人把它们分别称为低密度PLD和高密度PLDo6.3简述PAL和PLA在结构上的主要区别。
PAL是由可编程的与阵列、固定的或阵列和输出电路三部分组成。
冇些PAL器件中，输出电路包含触发器和从触发器输出端到与阵列的反馈线，便丁实现时序逻辑电路。
数字逻辑复习大纲[精选5篇]第一篇：数字逻辑复习大纲第一章基本知识一、模拟电路和数字电路的区别二、组合逻辑电路和时序逻辑电路的区别：输出只与当时的输入有关，如编码器，比较器等；输出不仅与当时的输入有关，还与电路原来的状态有关。
如：触发器，计数器，寄存器等。
三、数制及其转换1．不同的数制及其各种进制转换方法2．几种常用的编码（1）BCD码用4位二进制代码对十进制数字符号进行编码，简称为二–十进制代码，或称BCD(Binary Coded Decimal)码。
BCD码既有二进制的形式，又有十进制的特点。
常用的BCD码有8421码、5421码、2421码和余3码。
（1--1）8421码：是用4位二进制码表示一位十进制字符的一种有权码，4位二进制码从高位至低位的权依次为23、22、21、20，即为8、4、2、1,故称为8421码。
8421码中不允许出现1010～1111六种组合。
（1--2）5421码：用4位二进制码表示一位十进制字符的另一种有权码，4位二进制码从高位至低位的权依次为5、4、2、1,故称为5421码。
5421码中不允许出现0101、0110、0111和1101、1110、1111六种组合。
（1--3）2421码: 用4位二进制码表示一位十进制字符的另一种有权码，4位二进制码从高位至低位的权依次为2、4、2、1,故称为2421码。
（1--4）余3码：由8421码加上0011形成的一种无权码，由于它的每个字符编码比相应8421码多3，故称为余3码。
例如，十进制字符5的余3码等于5的8421码0101加上0011，即为1000。
（2）可靠性编码（2--1）格雷码：1.特点：任意两个相邻的数，其格雷码仅有一位不同。
2.作用：避免代码形成或者变换过程中产生的错误。
掌握二进制和格雷码的转换方法（2--2）奇偶检验码：奇偶检验码是一种用来检验代码在传送过程中是否产生错误的代码。
第二章逻辑代数一、各种逻辑代数定律二、基本逻辑运算符号三、逻辑代数的基本定理和规则三个基本运算规则1．代入规则：任何含有某变量的等式，如果等式中所有出现此变量的位置均代之以一个逻辑函数式，则此等式依然成立。
《数字逻辑》(白中英)(第六版)习题解答《数字逻辑》（白中英）（第六版）习题解答第1章开关理论基础1、将下列十进制数化为二进制数和八进制数：十进制二进制八进制49 110001 6153 110101 65127 1111111 177635 1001111011 11737.493 111.011111100 7.37479.43 1001111.0110110 117.332、将下列二进制数转换成十进制数和八进制数：二进制十进制八进制1010 10 12111101 61 751011100 92 1340.10011 0.59375 0.46101111 47 5701101 13 153、将下列十进制数转换成8421BCD码：1997=0001 1001 1001 011165.312=0110 0101.0011 0001 00103.1416=0011.0001 0100 0001 01100.9475=0.1001 0100 0111 01014、一个电路有三个输入端A 、B 、C ，当其中有两个输入端为高电平时，输出X 为高电平，试列出真值表，并写出X 的逻辑表达式。
[解]： 先列出真值表，然后写出X 的逻辑表达式C AB C B A BC A X ++=5、求下列函数的值：当A,B,C 为0,1,0时： BC B A +=1 ))((C B A C B A ++++=1 B C A B A )(+=1当A,B,C 为1,1,0时： BC B A +=0 ))((C B A C B A ++++=1 B C A B A )(+=1当A,B,C 为1,0,1时： BC B A +=0 ))((C B A C B A ++++=1 B C A B A )(+=06、用真值表证明恒等式 C B A C B A ⊕⊕=⊕⊕ 成立。
证明：所以由真值表得证。
7、证明下列等式 （1）B A B A A +=+证明：左边=B A A + =B A B B A ++)(=B A AB B A ++=B A AB AB B A +++ =B A A B B A )()(+++ =B A + =右边（2）BC AB C AB C B A ABC +=++证明：左边= C AB C B A ABC ++ = ABC C AB C B A ABC +++ =)()(C C AB B B AC +++ =AB AC + =右边（3）E CD A E D C CD A C B A A ++=++++)( 证明：左边=E D C CD A C B A A )(++++ =A+CD+A B C +CD E =A+CD+CD E =A+CD+E =右边（4） C B A C B A B A ++=C B C A B A ++ 证明：左边=C B A C B A B A ++ =C B A C AB C B A B A +++)( =C B C A B A ++=右边8、用布尔代数简化下列逻辑函数（1）B C CB C B A ABC A F ++++= B C CB C B A ABC A ++++=)( B C CB A ++= C B A ⊕+=（2）C B A D A B A D C AB CD B A F ++++= )D A D C AB ()C B A B A CD B A (++++= D A B A +=（3）C B ABCD D BC ABD D ABC F ++++= C B D BC ABD ABC +++= C B D B ABD ABC +++= )(C D AD AC B +++= )(D A C A B +++= D B C B AB ++=（4）C AB C B BC A AC F +++= C AB C B )BC A AC (⋅⋅+= )C B A )(C B )(BC AC (++++= )C B A )(BC ABC (+++= )BC ABC BC A (++= BC =10、用卡诺图化简下列各式 （1）C AB C B BC A AC F +++=C F =说明：卡诺图中标有0的格子代表C B BC A AC F 1++=，1F 则是标有0之外的其余格子。
（2）C B A D A B A D C AB CD B A F ++++=D A B A F +=（3）F(A,B,C,D)=∑m(0,1,2,5,6,7,8,9,13,14)D BC D C A BC A D C C B F ++++=（4）F(A,B,C,D)=∑m(0, 13,14,15)+∑φ(1,2,3,9,10,11)AC AD B A F ++=11、用与非门实现下列函数，并画出逻辑图。
（1）C B A C AB F += C A C A )B B (C A ==+= （2）)D C )(B A (F ++= D C B A +++= D C B A += D C B A += D C B A ⋅=12、画出F 1和F 2的波形图B A B A B A F 1⊕=+=C F F 12⊕=A B C F 1F 2第2章 组合逻辑1、分析图P2.1所示的逻辑电路。
1）B A B A B AB B AB F =+=+=+= 2）B A F =1B ABC F =2 C ABC F =3)(321321C B ABC B A C ABC B ABC B A F F F F F F F ++=++=++=⋅⋅= ))((C B C B A B A ++++=)(C C C B C B B B C A B A B A ++++++= C B C B C A B A +++=4、分析P2.3所示逻辑电路图的功能。
1）用逐级电平推导法：F=0 → F i =0 → i A =1 → A i =0 2）列写布尔代数法：43214321F F F F F F F F F ⋅⋅⋅=+++= 32101A A A A F = 76542A A A A F = 1110983A A A A F = 151413121A A A A F =15141312111098765432104321A A A A A A A A A A A A A A A A F F F F F =⋅⋅⋅= 可见，当A 0～A 15均为0时，F=1。
5、分析图P2.5所示的逻辑电路。
301201101001X A A X A A X A A X A A F +++=显然，这是一个四选一数据选择器，其中A 1、A 0为选择控制输入： A 1A 0=00时，F=X 0 A 1A 0=01时，F=X 1 A 1A 0=10时，F=X 2A 1A 0=11时，F=X 36、图P2.6为两种十进制代码转换器，输入为余三码，分析输出是什么代码？ 1）逻辑表达式：)(B CD A AB ACD AB ACD W +=+=⋅=)(D C B BCD D B C B BCD D B C B BCD X ++=++=⋅⋅= CD B CD B BCD ⊕=⋅+= D C D C D C D C D C Y ⊕=+=⋅= D Z = 2）真值表：由真值表可知，该电路为余三码到8421BCD 码转换电路。
7、分析图P2.7所示代码转换电路的功能。
1）逻辑表达式： 33X Y = 232X X Y ⊕=122121)()(X Y M MX X MX M Y Y ⊕+=⊕⋅= 0111100)()(X Y M MX Y M MX X Y ⊕+=⋅⊕= 当M=1时： 33X Y = 232X X Y ⊕= 121X X Y ⊕= 010X X Y ⊕= 当M=0时： 33X Y = 232X X Y ⊕= 1231X X X Y ⊕⊕=01230X X X X Y ⊕⊕⊕= 2）真值表M=1时的真值表 M=0时的真值表8421码 → 循环码 循环码 → 8421码8、已知输入信号A, B, C, D 信号的波形如图P2.8所示，设计产生输出F 波形的组合逻辑电路。
1）真值简表（只列出F=1的情况）2）逻辑表达式F=∑m (1,3,4,5,8,9,10,11,12)C B AD C B D B B A F +++=3）逻辑电路图（略） 9、【解】1）真值表（输入“1”表示不正常，输出“1”表示亮）2）逻辑表达式C B A ABC C B A C B A C B A F R ⊕⊕=+++= BC AC AB ABC C AB C B A BC A F Y ++=+++=C B A F G = 3）逻辑电路图（略） 19、【解】1）真值表（输入“1”表示按下，输出F=表示开锁，G=1表示报警）2）逻辑表达式AC AB ABC C AB C B A F +=++= C A B A BC A C B A C B A G +=++= 3）逻辑电路图（略）第3章 时序逻辑7．【解】 1）激励方程23Q J = 12Q J = 21Q J = 23Q K = 12Q K = 31Q K = 2）状态转移表3）状态转移图（简图）由状态转移表可知，电路只形成一个封闭的循环，因此能够自启动。
101→010┐↓ 000→001→011→111→110→100 ┐ ↑ │└──────────┘8．【解】 1）状态方程n n Q D Q 2213==+ n n QD Q 1112==+ nn n Q Q D Q 23111==+ 2）状态转移表3）状态转移图（简图）111┐ ┌101←010 ↓ ↓ 000→001→011→110→100┐ ↑ │└──────────┘9．【解】 1）状态编码采用常规的计数器法，须3个触发器。
2）状态转移表计数器有6个状态，状态010和110未使用，可令这2个状态的次态为已使用的6个状态之一。
3）激励方程12131231231233Q Q Q Q Q Q Q Q Q Q Q Q Q D +=++= 131231232Q Q Q Q Q Q Q Q D =+=12231231231231231Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q D ++=+++= 4）电路图（略）13．【解】 1）输出方程 21Q Q Z = 2）激励方程x Q J ⊕=12 11=J x Q K ⊕=12 11=K 3）状态转移表4）状态转移图（简图） x=0时，为加法计数器 x=1时，为减法计数器16．【解】1）由波形图可知，电路有7个状态。
2）状态表3）状态转移表状态000没有在波形图中出现，为了让电路能够自启动，可令上述7个状态中任意一个作为状态000的次态。
