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VHDL语言数字时钟论文-基于FPGA的具有闹钟和校时功能的数字钟设计实验名称:基于FPGA的具有闹钟和校时功能的数字钟设计一、设计内容和要求实验要求使用 VHDL进行多功能时钟的设计具体要求如下:1.能将基本的小时、分钟、及秒钟显示在数码管上。
2(能利用拨码开关进行时间的校正。
3.具有整点报时和闹钟的功能。
二、 FPGA简介以硬件描述语言,Verilog或VHDL,所完成的电路设计～可以经过简单的综合与布局～快速的烧录至 FPGA 上进行测试～是现代 IC设计验证的技术主流。
这些可编辑元件可以被用来实现一些基本的逻辑门电路,比如AND、OR、XOR、NOT,或者更复杂一些的组合功能比如解码器或数学方程式。
在大多数的FPGA里面～这些可编辑的元件里也包含记忆元件例如触发器,Flip,flop,或者其他更加完整的记忆块。
FPGA采用了逻辑单元阵列LCA,Logic Cell Array,这样一个概念～内部包括可配臵逻辑模块CLB,Configurable Logic Block,、输入输出模块IOB,Input Output Block,和内部连线,Interconnect,三个部分。
现场可编程门阵列,FPGA,是可编程器件～与传统逻辑电路和门阵列,如PAL～GAL及CPLD器件,相比～FPGA具有不同的结构。
FPGA利用小型查找表,16×1RAM,来实现组合逻辑～每个查找表连接到一个D触发器的输入端～触发器再来驱动其他逻辑电路或驱动I/O～由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块～这些模块间利用金属连线互相连接或连接到I/O模块。
FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的～存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式～并最终决定了FPGA所能实现的功能～FPGA允许无限次的编程。
FPGA基本特点采用FPGA设计ASIC电路(专用集成电路,～用户不需要投片生产～就能得到合用的芯片。
Civil Aviation University of China电子技术应用设计报告基于FPGA的电子时钟设计专业：通信工程学号： xxxxxxx学生姓名： xxx 所属学院：电信学院任课教师： xxx摘要本设计采用EDA技术，采用原理图和硬件描述语言VHDL混合编程设计时钟逻辑系统，在QuartusII5.0工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的电子时钟。
本时钟系统主芯片采用EP1C6Q240C8N，具有显示时间、日期、时间及日期校准、整点报时、定时闹钟等功能。
其中时间采用24小时循环计数，日期计数器具有闰年、月大、月小的判断并准确计数功能。
通过按键控制可以实现：日期和时间的切换显示、日期和时间的校准、闹钟的开关控制。
关键词：FPGA；电子时钟；原理图；VHDL语言；AbstractIn my design EDA technology is used, and I designed the clock logic system by means of schematic and VHDL language. Under QuartusII5.0 Tools software environment, I used the top-down design methodology, where various basic modules work together to build a FPGA-based electronic clock.The main chip of the clock system is EP1C6Q240C8N, which of time display, date display, time and date calibration, the whole point of time, andregular alarm clock. Furthermore, 24- are designed. What we can achievethrough the control buttons are as follows: switching the display of date andtime, calibration of date and time, and the alarm switch control.Keywords: FPGA; electronic clock; schematic; VHDL language;目录电子技术应用设计报告 .....................................................................................................................基于FPGA的电子时钟设计 ...............................................................................................................摘要................................................................................................................................................... Abstract .............................................................................................................................................基于FPGA的电子时钟设计 ...............................................................................................................1.FPGA介绍 ...............................................................................................................................2．电子时钟的设计方案 ............................................................................................................2.1时钟系统整体介绍 ........................................................................................................2.2分频器...........................................................................................................................2.3时间计数模块................................................................................................................2.4日期计数模块................................................................................................................2.5译码器模块 ...................................................................................................................2.6显示模块 .......................................................................................................................2.7校时模块 .......................................................................................................................2.8闹钟模块 ......................................................................................................................3实习总结 ................................................................................................................................3.1本系统的优点...............................................................................................................3.2本系统的不足...............................................................................................................3.3想实现却又没实现的功能 ............................................................................................附录1：分频器..................................................................................................................附录2：时间计数器 ..........................................................................................................附录3：日期计数器 ..........................................................................................................附录4：译码器程序 ..........................................................................................................基于FPGA的电子时钟设计1.FPGA介绍FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
基于fpga的数字钟电路设计
随着电子技术和航空电子技术的发展，高精度的电子时钟发挥着越来越重要的作用。
面对众多的时间选择方式，FPGA技术为企业提供了新的解决方案。
本文旨在设计一种基于FPGA技术的数字时钟电路，以满足工业系统时间测量和管理的需求。
数字时钟电路的设计主要分为三个方面：晶振、时钟频率调整以及I/O管脚分配。
首先，选用封装形式为HC49-S的晶振器，其主要特征包括频率精度低至±50ppm、温度范围
宽至−10℃至+70℃、工作温度可升至105℃以及动态特性良好等。
其次，进行时钟频率
调节用FPGA。
FPGA的时钟频率调节模块采用MMC和VCO技术实现时钟频率抢断，可对晶
振的稳定频率进行调节，从而获得高精度的时钟信号。
最后，通过FPGA的I/O管脚分配
完成时钟信号输出，从而将数字信号变换为时间信号，实现时间数据的采集和处理。
基于FPGA技术的数字时钟电路可以有效地满足工业系统实时时间测量和管理的需求，实现工业系统时间计量技术的发展。
该电路具有稳定高效、体积小、功耗低以及现场可实
现调整参数等优缺点，在工业领域具有很高的应用前景。
基于FPGA的数字钟设计摘要:现实生活中经常会出现需要用时间测定参数数值的情况，服务日常生活和生产。
基于FPGA设计数字电路产品已经成为当前的重要设计方法。
本文设计选用了Quartus软件环境，运用描述逻辑Verilog HDL，由上至下的模式，基于FPGA完成了数字时钟的设计方案。
本次设计成果采用按键对闹钟的起止点进行控制，能够显示时，分，秒等并且能够实现整点报时。
其中的FPGA技术就是本次试验的亮点之一，其设计易于学习，各个模块分工清晰，在模拟软件上很容易运行，还能够适配于许多种环境，因此总体的系统性能指标还是相当有保证的。
关键词:数字钟；FPGA；Verilog HDL；Quartus1.1 课题研究背景在现代社会，数据集成电路已广泛运用于日常日常生活的各行各业。
数据集成电路也在不停拆换。
从起初的整流管、电子管、大中小型集成电路发展趋势为具备特大型集成电路和独特作用的各类专用型集成电路。
可是，因为微电子技术科技进步的迅猛发展，集成电路设计方案和生产制造工作中再也不会由半导体生产商独立担负。
系统软件室内设计师更喜欢立即设计方案专用型集成电路(ASIC)处理芯片，并马上资金投入具体运用，因而发生了当场可编程逻辑机器设备(FPLD)，在其中应用最普遍的是当场可编门阵列(FPGA)。
数字钟是一种选用数字电路设计技术性完成时、分、秒计时的装置，在完成数据与此同时表明时、分、秒的准确时间和精确校正时，体积小、重量轻、抗干扰能力强、对自然环境需要高、高精密、易于开发设计等与在办公系统系统软件等众多行业运用非常普遍的传统式表壳式机械手表对比，数字表更精确、形象化，因为沒有机械设备装置，使用期限长。
1.2 国内外研究现状近些年来已经有许多技术人员针对电子器件以及时钟等技术进行了研究，但真正意义上的数字钟表起源于50年代或60年代。
伴随着在我国数字钟表电源电路销售市场的迅速发展趋势，尤其是十二五阶段经济发展方法这一领土主权主旋律早已明确，与之有关的关键生产制造技术运用和产品研发将变成领域公司关心的焦点。
毕业设计论文基于FPGA的数字时钟设计目录摘要.............................................................................................. 错误！未定义书签。
Abstract ............................................................................................ 错误！未定义书签。
第一章绪论. (1)1.1.选题意义与研究现状 (1)1.2.国内外研究及趋势 (1)1.3.论文结构 (2)第二章编程软件及语言介绍 (3)2.1Quarters II编程环境介绍 (3)2.1.1菜单栏 (3)2.1.2工具栏 (8)2.1.3功能仿真流程 (9)2.2Verilog HDL语言介 (10)2.2.1什么是verilog HDL语言 (10)2.2.2主要功能 (11)第三章数字化时钟系统硬件设计 (13)3.1系统核心板电路分析 (13)3.2系统主板电路分析 (15)3.2.1时钟模块电路 (15)3.2.2显示电路 (15)3.2.3键盘控制电路 (17)3.2.4蜂鸣电路设计 (17)第四章数字化时钟系统软件设计 (18)4.1整体方案介绍 (18)4.1.1整体设计描述 (18)4.1.2整体信号定义 (19)4.1.3模块框图 (20)4.2分频模块实现 (20)4.2.1分频模块描述 (20)4.2.2分频模块设计 (20)4.2.3分频模块仿真 (21)4.3计时模块实现 (22)4.3.1计时模块描述与实现 (22)4.3.2计时模块仿真 (23)4.4按键处理模块实现 (23)4.4.1按键处理模块描述 (23)4.4.2按键去抖处理模块设计 (24)4.4.3按键模块去抖仿真 (24)4.5闹钟模块实现 (25)4.5.1闹钟模块设计 (25)4.5.2闹钟设定模块仿真 (25)4.6蜂鸣器模块实现 (26)4.6.1蜂鸣器模块描述 (26)4.6.2蜂鸣器模块实现 (26)4.6.3蜂鸣器模块仿真 (27)4.7显示模块实现 (27)4.7.1显示模块描述 (27)4.7.2显示模块实现 (28)4.7.3显示模块仿真 (29)第五章系统调试及运行结果分析 (30)5.1硬件调试 (30)5.2软件调试 (30)5.3调试过程及结果 (31)5.4调试注意事项 (33)第六章总结和展望 (34)5.5总结 (34)5.6展望 (34)参考文献 (35)致谢 (36)附录 (37)第一章绪论1.1.选题意义与研究现状在这个时间就是金钱的年代里，数字电子钟已成为人们生活中的必需品。
毕业论文（设计）题目：基于FPGA的数字时钟设计目录摘要 (I)Abstract (II)1 绪论 (1)1.1研究问题背景和现状 (1)1.2研究目的及意义 (1)1.3设计内容及目标 (2)1.3.1研究内容 (2)1.3.2研究目标 (2)2 系统设计方案 (3)2.1控制方案的选择 (3)2.2时钟电路的选择 (3)2.3校时控制电路的选择 (3)2.4显示电路的选择 (4)3 系统电路总体设计 (5)3.1系统设计总体框图 (5)3.2电源供电电路设计 (5)3.2.1外围电路电源设计 (5)3.2.2芯片电源电路设计 (6)3.2.3电源滤波电路 (6)3.3 FPGA芯片及其引脚 (7)3.4 JTAG下载配置电路设计 (8)3.5 时钟信号电路设计 (9)3.6 复位电路 (9)3.7 键盘电路设计 (10)3.8人机显示电路 (11)3.9 整点报时电路设计 (11)4 FPGA内部程序设计 (12)4.1 分频器的程序设计 (12)4.2 秒计数器程序设计 (14)4.3 分计数器程序设计 (16)4.4 小时计数器程序设计 (17)4.5 日计数器程序设计 (17)4.6 月计数器程序设计 (18)4.7 年计数器程序设计 (19)4.8 键盘控制程序设计 (20)4.9 LCD1602程序设计 (21)4.10 顶层文件设置及编译下载 (22)5 总结 (23)5.1 结论 (23)5.2 设计中遇到的问题 (23)参考文献 (24)致谢 (25)附录： (26)附录1 最小系统及配置电路图 (26)附录2 系统外围电路图 (27)附录3 系统设计程序 (28)附录4 顶层原理图及引脚设置 (45)基于FPGA的数字时钟设计摘要利用FPGA器件设计数字电路，不仅可以将时钟的硬件电路和设计流程简化，而且可以减小本设计系统的前期成本与模块体积，提高了系统的稳定性，缩短设计周期。
第28卷 第5期核电子学与探测技术V ol .28 N o .5 2008年 9月Nuclear Electronics &Detection Technolo gySep . 2008 基于FPGA 的数字时钟设计宋克柱(中国科学技术大学近代物理系快电子学实验室,合肥 230026) 摘要:本文介绍一种基于F PG A 的数字时钟设计方法:DCM (数字时钟管理器)。
DCM 使用完全数字反馈系统确保多个时钟同步,使用完全数字延迟线技术可以精确控制时钟的频率和相位。
用户可以编程控制时钟任意倍频和分频及任意相位移动,使用非常方便可靠。
文章还给出应用设计原理图及逻辑仿真波形图。
关键词:时钟、锁相环、频率合成、相位移动、DCM中图分类号: T N786 文献标识码: A 文章编号: 0258-0934(2008)05-0982-05收稿日期:2006-12-27作者简介:宋克柱,男,1966年9月生,籍贯安徽和县,副教授,博士。
主要从事高速数据采集和信号处理、高速通讯等领域的研究工作。
已发表论文20多篇。
在较复杂应用电子系统中,经常会在一个系统或一块电路板中用到多种频率、不同相位或固定相位差的高速多相时钟,例如,高精度TDC (时间数字转换)系统。
传统的设计方法是采用锁相环分立器件来产生高速时钟,采用延迟线或分立器件产生时钟延时。
这些方法的缺点是精度不高、使用不方便,尤其高速时钟在PCB 板布线会产生较大的畸变。
随着大规模可编程逻辑器件FPGA 或CPLD 技术的发展,世界上几大可编程逻辑器件厂家都推出了新型的可编程逻辑器件,可以将锁相环或其它数字时钟逻辑核(logic core )集成在FPGA 里。
例如,Xilinx 公司的VirtexII 系列FPGA 的DCM (Digital Clo ck M anage r ),Altera 公司的A -pex20KE 系列的PLL (Phase Locked Loo p )。
设计（论文）题目：基于FPGA的数字时钟设计毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。
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涉密论文按学校规定处理。
作者签名：日期：年月日导师签名：日期：年月日摘要随着科学技术的飞速发展，系统向着高速度、低功耗、低电压和网络化、移动化方向发展，各个领域对电路的要求越来越高，传统单一功能的电路很难满足发展的要求，而可编程逻辑器件（CPLD/FPGA）可以很方便地通过对逻辑结构的修改和配置，完成对系统和设备的升级。
