LDMOS 器件设计
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LDMOS版图设计实验_第三次实验报告
半导体功率器件与智能功率IC实验学生姓名：田瑞学号：201422030143指导教师：乔明一、实验室名称：211楼803 工作站二、实验项目名称：半导体功率器件与智能功率IC实验——LDMOS器件版图设计实验三、实验原理：首先，设计版图的基础便是电路的基本原理，以及电路的工作特性，硅加工工艺的基础、以及通用版图的设计流程，之后要根据不同的工艺对应不同的设计规则，一般来说通用的版图设计流程为：1．制定版图规划记住要制定可能会被遗忘的特殊要求清单2．设计实现考虑特殊要求及如何布线创建组元并对其进行布3．版图验证执行基于计算机的检查和目视检查，进行校正工作最终步骤工程核查以及版图核查版图参数提取与后仿真完成这些之后需要特别注意的是寄生参数噪声以及布局等的影响，具体是电路而定，在下面的实验步骤中会体现到这一点。
IC设计与制造的主要流程四、实验目的：掌握版图设计的基本理论。
掌握版图设计的常用技巧。
掌握定制集成电路的设计方法和流程。
熟悉Cadence Virtuoso Layout Edit软件的应用学会用Cadence软件设计版图、版图的验证以及后仿真熟悉Cadence软件和版图设计流程，减少版图设计过程中出现的错误。
五、实验内容：结合LDMOS的版图文件，完成LDMOS器件的版图绘制。
六、实验器材（设备、元器件）：CADENCE软件七、实验步骤：LDMOS的版图文件nwell 16400 8000pwell1 10 7000pwell2 70 34003550 40504220 45204740 49905250 54705770 59206350 8000poly 20400 18005000 7400nimplant 20400 74007700 8000pimplant 10 7700omicont 20300 07000900 7600metal 20 20004800 8000nitride 20 06006300 8000八、实验数据及结果分析：整体版图版图下部分别为：源端pad，漏端pad以及栅极pad九、实验结论：通过实验，了解LDMOS器件的版图设计，熟悉CADENCE软件的使用。
LDMOS器件仿真设计实验
电子科技大学实验报告学生姓名：于全东学号：201322030315指导教师：乔明一、实验室名称：211楼803二、实验项目名称：半导体功率器件与智能功率IC实验——LDMOS器件仿真设计实验三、实验原理：利用medici仿真实验四、实验目的：通过实验，了解LDMOS器件的结构，掌握LDMOS器件的设计方法，熟悉MEDICI 软件的使用。
五、实验内容：完成一种700V RESURF LDMOS器件完整的设计仿真工作，其指标达到预定要求。
其中，主要针对器件耐压、阈值电压、跨导、开态特性进行仿真优化，确定栅氧厚度、沟道浓度、栅长、漂移区掺杂、漂移区厚度等重要的浓度和结构参数。
通过改变漂移区浓度，获得RESURF器件的哑铃型表面电场分布。
LDMOS指标要求：BV > 700V, V T 1~2V, V G 7V max六、实验器材（设备、元器件）：MEDICI软件七、实验步骤：LDMOS结构定义：title ldmosassign name=nd n.val=7e14assign name=pwell n.val=8e16assign name=dpwell n.val=1.2assign name=tepi n.val=13assign name=ld n.val=60assign name=dsub n.val=15mesh smooth=1x.mesh width=@ld h1=1.2y.mesh n=1 L=-0.35y.mesh n=6 L=-0.02y.mesh n=7 l=0y.mesh depth=0.2 h1=0.2y.mesh depth=@dpwell-0.2 h1=0.2y.mesh depth=@tepi-@dpwell h1=0.1 h2=0.2y.mesh depth=@dsub h1=0.2 h2=0.4 h3=2region name=si y.max=@tepi siliconregion name=sub y.min=@tepi siliconregion name=sio y.max=0 oxideelectrod name=gate x.min=1.9 x.max=3.5 y.min=-0.35 y.max=-0.02electrod name=source x.max=1.3 y.max=0electrod name=drain x.min=@ld-0.8 y.max=0electrod name=sub bottom$$$$$ n drift $$$$$$$profile region=si n-type n.peak=@nd uniform$$$$$ n-buffer $$$$profile region=si n-type n.peak=5e16 xy.ratio=0.6 x.min=@ld-2y.junction=@dpwell$$$$$ p-well $$$$profile region=si p-type n.peak=@pwell+@nd xy.ratio=0.6 x.min=0 x.max=2.6 y.junction=@dpwellprofile region=si p-type n.peak=1e20 x.min=0 x.max=2.6 y.min=@dpwell-0.6 y.max=@dpwell-0.1 uniform$$$$ n+/p+ source $$$$profile region=si p-type n.peak=1e20 xy.ratio=0.4 x.min=0 x.max=1y.junction=0.2profile region=si n-type n.peak=1e20 xy.ratio=0.4 x.min=1 x.max=2y.junction=0.2$$$ drain $$$profile region=si n-type n.peak=1e20 xy.ratio=0.4 x.min=@ld-1 y.junction=0.2$$$$$ psub $$$$$$$profile region=sub p-type n.peak=5e14 uniformregrid ignore=sio doping logarith ratio=1 smooth=1 cos.angle=0.8$$$$ gate material $$$$$contact name=gate n.polysisave out.f=ldmos.mesh$$$$ plot $$$$plot.2d grid fill scale title=" the orignal gird"plot.2d boundary scale junction fill title="the junction profiles"plot.1d doping y.start=0.01 y.end=0.01 title="surface doping log" y.log plot.1d doping y.start=0.01 y.end=0.01 title="surface doping"plot.1d doping y.start=3 y.end=3 title="y=3 doping log" y.logplot.1d doping y.start=3 y.end=3 title="y=3 doping"plot.1d doping x.start=3 x.end=3 title="x=3 doping log" y.logplot.1d doping x.start=3 x.end=3 title="x=3 doping"八、实验数据及结果分析：阈值电压曲线：原始Vt为0.1V更改参数后Vt为1.6V九、实验结论：1、由RESURF原理可知，LDMOS的击穿电压是横向耐压和纵向耐压共同作用的结果，所以不能简单地通过改变某一参量来提高某个方向的耐压。
ldmos器件、制备方法及芯片与流程
英文回答：Idmos, as an important power device, has important applications in the areas of wirelessmunications, radar, power amplifiers, etc. The preparation method involves both process processes and material selection. Processes include key steps such as chip cleaning, photoclimatic, ion injection, diffusion, metalization, etc. In material selection, the focus is on semiconductor materials, metal materials, insulation materials, etc. Ensuring the stability and accuracy of the preparation process and the selection of high—quality materials are key. This will ensure that the Idmos device is of good performance and reliable quality.ldmos器件作为一种重要的功率器件，在无线通信、雷达、功率放大器等领域具有重要应用。
其制备方法涉及工艺流程和材料选型两个方面。
工艺流程包括晶片清洗、光刻、离子注入、扩散、金属化等关键步骤。
而在材料选型上，需着重考虑半导体材料、金属材料、绝缘材料等因素。
确保制备过程的稳定性和精准度，以及选用优质材料是关键所在。
这样才能保证ldmos器件具有良好的性能和可靠的品质。
LDMOS 器件设计
High voltage Device-LDMOS
Device design-- drift design:
Drift structure:
图1
b
结构一，见右图1
Jfet区为沟道横扩后定义，漂移区为Nwell和BN构成；
P+ N+
L
P-body
NM
N+ NG
NM
N+ P+ P-body
Poly Plate Size depend on simulation or wafer data
Higher off-BV leads deeper drift junction depth (0.1~1um) and longer drive in time
Drift / Well plane junction BV must be much higher than off-BV for LSLDMOS, it leads low well concentration, but HSLDMOS need high well concentration to RESURF Gradient doping profile between drift and drain for on-BV performance
Question
• • • • •
Punch through与DIBL区别； What is narrow width effect? What’s the theory? What is the buried channel device？ RESURF原理？ 如何改善LDMOS on-BV?
Thanks！
High voltage Device-LDMOS
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Isolation (junction breakdown & punchthrough) or trench isolation rule High well concentration to improve dv/dt performance
Symmetric Device Channel length depend on Vt rolloff and IV Curve matching Layout design to avoid parasitic MOS and fieldMOS
c
结构二，见右图2
Jfet区靠NM横向扩散定义，漂移区为NM的 长度和浓度定义；
Deep-Pwell P-sub
图2
结构三，见右图3
Jfet区靠Nwell注入窗口与有源区的交叠尺寸定义， 漂移区为Nwell中场氧长度定义；
Drift length design:
图3
基于设计时尽量将漂移区中的电场做均匀，均匀场强度近似为2e5V/cm。 因此漂移区长度一般设定为：Off-BV/2E5, 后续根据实际特性再优化；
Stop
High voltage Device-LDMOS
• Main Form：
关态：低漏电下可承受高偏压； 开态：低导通电压下传到大电流；
• 表征主要参数：
DC 参数：
关态/开态击穿电压：BVoff/BVon；
开启电压，导通电阻Rdson； 热载流子效应；
AC 参数（EAS, dv/dt，栅电荷，栅开关速度等）
P-body
Rch Rdrift Rjfet
图2
High voltage Device-LDMOS
Off-BV:
关态击穿电压，与Rdson是一对矛盾体。 提高LDMOS性能的方法： Super junction RESURF
Field plate
漂移区掺杂工程 以上多种方法结合
High voltage Device-LDMOS
DC Effect in Device:
Quasi-saturation（准饱和）:
随栅压的增高，电流的增幅很小，出现拥挤现象。 此时本征MOS出于准饱和区，即电流与漏断电压线性相关。 现有解释： 1.漂移区当中存在载流子速度饱和； 2.在电流路经上形成了耗尽层（漂移区pinch off）；
Drift Length≈
Off-BV (V) 20 (V/um)
Higher off-BV leads thicker oxide under poly plate, but lower Rdson needs thinner oxide
Optimization
N
Accept
Y/N Y
N
Meet Target Y/N Y
On-BV:
寄生晶体管打开：通过将Isub路经上的电阻降低可有效改善； 漂移区中发生雪崩击穿，可通过降低漂移区的浓度梯度来改善；
High voltage Device-LDMOS
Device dimension design--channel design:
Channel structure:
High voltage Device-LDMOS
b
P+ N+
L
P-body
NM
N+ NG
NM
N+ P+ P-body
c
Device design-- drift design:
Drift oxide thickness&Poly plate:
Deep-Pwell P-sub
图2 合理的场板设计可以使漂移区的平均电场增加，减小 电场峰值，从而达到抑制热载流子效应，提高击穿电压等 目的。随着场板长度的增加，场板下的电场峰值先减小后增加，但是场板长度过 长时，反而会增强漏端电场，因此，对于LDMOS，场板长度有一个最优值。
High voltage Device-LDMOS
DC Effect in Device:
Self Heating Effect（SHE):
在大电压/大电流的情况下，电流随电压的升高而降低的现象。 这是因为在器件内部温度升高，导致电子迁移率下降，电流降低。 这种现象在饱和和准饱和区都可能出现。
P+ N+
L
P-body
NM
N+ NG
NM
N+ P+ P-body
c
Deep-Pwell P-sub
如右图2，沟道直接由DWELL的横向扩散形成；
Channel length design:
对于非对称器件初始设计一般为1～2um，后续根据rolling-off/punch through/Rdson的特性进行优化
Start
Get device Spec Modify device Spec
N
Judge whether device spec is reasonable Y/N Y Key Process/Device Condition Others
Device Key Sizes Decision
Channel Length is 1~2um for Asymmetric device, depend on Vt roll-off & Rdson
P-sub
c
Deep-Pwell
RD
NM N+ NG
对Rds影响较大的参数： Rch与沟道掺杂浓度Na，与沟道长度相关L。Na↑或L↑ 均导致Rch增尺寸越 小或浓度越低，均导致该电阻越高； Rdrift与漂移区的长度和浓度相关，长度越长或浓度越低， 均导致该电阻升高；
High voltage Device-LDMOS
DC Effect in Device:
Impact ionization（碰撞电离）：
对于高压器件存在两部分，沟道的碰撞电离和漂移区内部的碰撞电离。 沟道碰撞，即沟道和漂移区界面附近产生，影响Isub的第一个峰值，对器件的 可靠性产生影响。 漂移区内碰撞，靠近漏端引出产生，影响Isub的第二个峰，对on-BV影响较为 明显。
MOSFET Device Design
Agenda
CMOS:
器件设计流程 器件形成及影响因素 短沟MOSFET的考虑
HV MOS-LDMOS:
器件设计流程 高压器件的表征参数 高压器件尺寸和结构设计 高压器件特有的DC效应
Question:
LDMOS/HVMOS Device Design
Drift junction depth&concentration：
在RESURF-LDMOSFET中就是利用了掺杂n区（漂移区）的完全耗尽来 提高器件耐压，因而降低了器件漂移区表面附近的电场；因此需要漂移区的 结深相对较小，才能提高漂移区的浓度；
NG的作用：
改善漂移区浓度分布，减小浓度梯度，从而达到提高on-BV的目的。
Question
• • • • •
Punch through与DIBL区别； What is narrow width effect? What’s the theory? What is the buried channel device？ RESURF原理？ 如何改善LDMOS on-BV?
Thanks！
High voltage Device-LDMOS
Device design-- drift design:
Drift structure:
图1
b
结构一，见右图1
Jfet区为沟道横扩后定义，漂移区为Nwell和BN构成；
P+ N+
L
P-body
NM
N+ NG
NM
N+ P+ P-body
High voltage Device-LDMOS
Rdson: 导通电阻，综合评价电流和器件面积的参数；
P+ N+
b
L’
L
P-body
NM
N+ NG
NM
N+ P+ P-body
评价：在相同BV下，Rdson尽可能做小 计算方式：Rdson=Area*Rds， 图1 Rds（slope of Ids-on@Vgs(Vdd or 3MV/CM) and Vds=0.1V RS Area：器件所占面积，以图1为例为Area=L’x channel width; Rds: Rds=RS+Rch+Rjfet+Rdrift+RD, P+ N+
Poly Plate Size depend on simulation or wafer data
Higher off-BV leads deeper drift junction depth (0.1~1um) and longer drive in time
Drift / Well plane junction BV must be much higher than off-BV for LSLDMOS, it leads low well concentration, but HSLDMOS need high well concentration to RESURF Gradient doping profile between drift and drain for on-BV performance
横向均匀掺杂（S→D掺杂浓度大体相同）
结构为常规的沟道注入来调整Vt值 优点：工艺简单； 缺点：器件相对所需尺寸增大
横向非均匀掺杂（ S→D掺杂浓度降低，靠近S浓度高）