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system_verilog教程

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SystemVerilog Tutorials

下面的手册会帮助你了解一些SystemVerilog中最重要的新特点。手册还提供了一些代码样本和例子使你可以对语言有更好"感觉"。这些辅导假设你们已经了解了一些Verilog语言。如果没有,你可以先去看看Verilog设计者指南(Verilog Designer’s Guide)。

* Data types

* RTL design

* Interfaces

* Clocking

* Assertion-based verification

* Classes

* Testbench automation and constraints

* The Direct Programming Interface (DPI)

SystemVerilog 的数据类型

这个手册将描述Systemverilog新引进的数据类型。他们大多数都是可以综合的，并且可以使RTL级描述更易于理解和书写。

整型和实型

SystemVerilog引进了几种新的数据类型。C语言程序员会熟悉其中的大多数。引进新的数据类型构思是这样的，如果C语言和SystemVerilog有相同的数据类型可以使C语言算法模型更容易的转化为SystemVerilog模型。

Verilog的变量类型有四态：既是0，1，X，Z。SystemVerilog引进了新的两态数据类型，每一位只可以是0或是1。当你不需要使用的X和Z值时，譬如在写Testbench和做为for语句的循环变量。使用两态变量的RTL级模型，可以使模拟器更有效率。并且使用得当的话将不会对综合结果产生影响。

二态整型

类型 描述 例子

Bit user-defined size bit [3:0] a_nibble;

Byte 8 bits, unsigned byte a, b;

Shortint 16 bits, signed shortint c, d;

Int 32 bits, signed int i,j;

Longint 64 bits, signed longint lword; 注意到和C语言不一样，SystemVerilog指定了一些固定宽度的类型。

四态整型

类型 描述 例子

Reg user-defined size reg [7:0] a_byte;

Logic identical to reg in every way logic [7:0] a_byte;

Integer 32 bits, signed integer i, j, k;

logic是一种比reg型更好的类型，他更加的完善。我们将会看到你可以在过去verilog hdl中用reg型或是wire型的地方用logic型来代替。

非整数类型

类型 描述 例子

Time 64-bit unsigned time now;

Shortreal like float in C shortreal f;

Real like double in C double g;

Realtime identical to real realtime now;

数组

在Verilog-1995中，你可以定义标量或是矢量类型的网线和变量。你也可以定义一维数组变量类型的存储器数组。在Verilog-2001中允许多维的网线和变量数组存在，并且取消了一些存储器数组用法的限制。

在SystemVerilog中数组有了新的发展，并对数组重新进行了重新定义，从而允许对数组进行更多的操作。

在SystemVerilog,中，数组可以具有压缩数组或是非压缩数组的属性，也可以同时具有两种属性。考虑下面的例子：

reg [3:0][7:0] register [0:9];

压缩数组是[3:0]和[7:0]，非压缩数组是[0:9] 。（只要你喜欢可以有同样多的压缩数组和非压缩数组）

压缩数组

* 保证将在存储器中产生持续的数据

* 可以复制到任何其他的压缩对象中 * 可切片("部分选取")

* 仅限于"bit"类型(bit, logic, int等),其中有些(如int)有固定的尺寸

相比之下，非压缩数组可以放在模拟器选择的任何地方，可以可靠地复制到另一个相同数据类型的数组中。对于不同数据类型的数组,你必须使用映射（有几个非压缩数组映射到压缩数组的规则）。 非压缩数组可以是任何的类型,如实数数组。

SystemVerilog允许对完整的非压缩数组和部分选取的非压缩数组进行一些操作。对与此，部分选取的数组必须是相同的数据类型和大小。如非压缩数组必须要有相同的位数和长度。而压缩数组不一样，只要选取的部分有相同数量的位数。

允许的操作有

* 读和写整个数组

* 读和写部分选取的数组

* 读和写数组中的位

* 在数组，部分选取的数组和数组的位有同样的优先级

SystemVerilog也支持动态数组（在仿真中数组长度可以改变）和关联数组（数组中的数据非连续排列）。

为了支持这些数组类型，SystemVerilog中提供了一些数组查找的函数和方法。如你可以使用$dimensions函数查询一个数组变量的的维数。

Typedef

SystemVerilog的数据类型系统允许定义复杂的数据类型。为了使代码看起来清晰，引进了别名的方法。别名的方法允许使用者在他们的代码中用自己的名字来定义经常使用的数据类型，当构造复杂的数组时用别名的方法是很方便的。

typedef reg [7:0] octet;

octet b;

和reg [7:0] b;的效果是一致的

typedef octet [3:0] ;

quadOctet;

quadOctet qBytes [1:10];

和reg [3:0][7:0] qBytes [1:10];的效果是一致的

Enum

SystemVerilog也引进了枚举类型，例如

enum { circle, ellipse, freeform } c;

枚举允许您用于声明一组命名的常数。这样的数据类型是适用表示状态值、操作码和其它的非数字或象征性的数据。

Typedef和枚举经常一起使用, 象这样：

typedef enum { circle, ellipse, freeform } ClosedCurve;

ClosedCurve c;

枚举类型命名值的作用类似于常数。它的默认类型是int。您能复制他们到/从枚举类型的变量, 互相比较他们等等。枚举类型的强制类型。您无法复制一个数值到枚举类型变量, 除非您使用定义影射。

c = 2; // ERROR

c = ClosedCurve'(2); // Casting – okay

然而,当你在一个表达式中使用了枚举类型,你所使用的值等效于分开写的整数; 所以例子中的这是一个比较好的枚举变量与整数的比较；而且它也可以在整数表示式中使用枚举值。

结构体和共同体

同样, SystemVerilog 也引进了结构体和共同体, s类似于 C.

struct {

int x, y;

} p;

结构体成员选择使用 .名字的语法。

p.x = 1;

结构体的表达可以使用括号。

p = {1,2};

结构体在使用typedef声明新的结构类型和使用新的类型声明变量时是非常有用的。注意结构体也是可以被封装的。

typedef struct packed {

int x, y;

} Point; Point p;

共同体在用相同的硬件资源 (如寄存器)储存不同类型的值(如整数、浮点)时候是非常有用的。

SystemVerilog RTL Tutorial

这个手册将介绍systemverilog的一些新特点,这样使RTL级设计更加方便,更有效率。

新的操作符

SystemVerilog 增加了一些新的操作符，其中的大部分是从C语言中引进来的。新增加的操作符包括自增（++），自减（--）和指派运算符 (+=, -=)。全等运算符（===和 !==）作用类似于casex声明，值X和值Z都被认为是无关位。

新的循环声明

也是从C语言中引进来的，包括do-while循环，break 和 continue。新的foreach操作符用在数组变量中。而且增强了for循环的功能，下面的做法是正确的，

for (int i = 15, logic j = 0 ; i > 0 ; i--, j = ~j)

标签

在Verilog中, 你可以这样标识begin 和 fork语句：

begin : a_label

在SystemVerilog语句标签可以在end处重复一遍：

end : a_label

这对管理代码是非常有用的。在end处的标签必须和在开始处的标签相一致。Modules, tasks

和and functions也可以在在代码的末尾处重复标签名。

module MyModule ...

...

endmodule : MyModule

在SystemVerilog中允许在任何过程声明中添加标签：

loop : for (int i="0"; ...

这对for循环特别有用，因为这样的话for循环可以被终止。尽管通过这种方式增强了块的命名, 但是至少有一个这样的理由取消他们的使用，那就是在SystemVerilog 变量也可以在未命名的块中被使用！!

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SystemVerilog语言简介 SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Accellera开发，它主要定位在芯片的实现和验证流程上，并为系统级的设计流程提供了强大的连接能力。下面我们从几个方面对SystemVerilog所作的增强进行简要的介绍，期望能够通过这个介绍使大家对SystemVerilog有一个概括性的了解。 1. 接口（Interface） Verilog模块之间的连接是通过模块端口进行的。为了给组成设计的各个模块定义端口，我们必须对期望的硬件设计有一个详细的认识。不幸的是，在设计的早期，我们很难把握设计的细节。而且，一旦模块的端口定义完成后，我们也很难改变端口的配置。另外，一个设计中的许多模块往往具有相同的端口定义，在Verilog中，我们必须在每个模块中进行相同的定义，这为我们增加了无谓的工作量。 SystemVerilog提供了一个新的、高层抽象的模块连接，这个连接被称为接口（Interface）。接口在关键字interface和endinterface之间定义，它独立于模块。接口在模块中就像一个单一的端口一样使用。在最简单的形式下，一个接口可以认为是一组线网。例如，可以将PCI总线的所有信号绑定在一起组成一个接口。通过使用接口，我们在进行一个设计的时候可以不需要首先建立各个模块间的互连。

随着设计的深入，各个设计细节也会变得越来越清晰，而接口内的信

号也会很容易地表示出来。当接口发生变化时，这些变化也会在使用

SystemVerilog硬件设计及建模

SystemVerilog硬件设计及建模

未知驱动探索，专注成就专业

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SystemVerilog硬件设计及建模

引言

在硬件设计领域，SystemVerilog是一种广泛使用的硬件描述语言。它结合了Verilog HDL和一些现代编程语言的特性，使得硬件设计和建模更加高效和灵活。本文将介绍SystemVerilog的基本概念和语法，以及如何利用它进行硬件设计和建模。

SystemVerilog基础

模块和端口

在SystemVerilog中，设计被组织成一个个模块。每个模块由一个或多个端口组成，其中包含输入端口、输出端口和双向端口。端口是模块与外部世界之间通信的接口。

以下是一个简单的SystemVerilog模块的示例：

module MyModule(input wire clk, input wire rst, input wire A, input wire B, output wire C);

// 模块逻辑

always @(posedge clk or posedge rst)

if (rst) 未知驱动探索，专注成就专业

2

C <= 0;

else

C <= A & B;

endmodule

数据类型

SystemVerilog支持多种数据类型，包括基本数据类型（如整数和实数）和复杂数据类型（如数组和结构体）。它还支持用户自定义数据类型。

以下是一些常用的数据类型示例：

• 整数类型：int, bit, logic

• 实数类型：real, time

• 数组类型：int my_array[8]

• 结构体类型：

typedef struct packed {

int x;

int y;

} my_struct; 未知驱动探索，专注成就专业

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时序和复位

在SystemVerilog中，时序和复位是设计中非常重要的概念。时序表示硬件的时间顺序行为，比如时钟上升沿触发的操作。复位用于将设计状态恢复到初始状态。

systemverilog $system()用法

systemverilog $system()用法

在SystemVerilog中，$system()是一个内建的系统任务，用于执行一个外部命令或脚本。它允许你在SystemVerilog代码中直接调用操作系统的命令，从而实现了与外部环境的交互。

下面是$system()任务的基本语法：

systemverilog复制代码

$system(command_string);

其中，command_string是一个包含要执行的命令或脚本的字符串。

当你调用$system()任务时，它会将command_string传递给操作系统的命令行解释器（通常是shell），并在解释器中执行该命令。执行完成后，控制权将返回给SystemVerilog代码。

下面是一个简单的示例，演示了如何使用$system()任务在Linux操作系统中执行一个命令：

systemverilog复制代码

module test;

initial begin

$system("ls -l"); // 执行 ls -l 命令，列出当前目录下的文件和目录

$finish; // 结束仿真

end

endmodule

在上面的示例中，$system("ls -l")调用了Linux的ls -l命令，用于列出当前目录下的文件和目录。然后，$finish用于结束仿真。

需要注意的是，$system()任务在不同的操作系统上可能会有不同的行为，并且对于执行命令的安全性和可靠性需要格外小心。确保只执行受信任的命令，并避免执行可能带来安全风险的命令。

system verilog read file

system verilog read file

System Verilog 是一种硬件设计语言，它提供了丰富的特性来描述硬件行为和结构。在 System Verilog 中，可以使用文件 I/O 操作来读取外部文件并将其内容加载到仿真环境中。

1. System Verilog 中的文件 I/O

在 System Verilog 中，可以使用 $fopen、$fclose、$fscanf 等内置函数来进行文件 I/O 操作。其中，$fopen 用于打开一个文件，$fclose 用于关闭一个文件，$fscanf 用于从文件中读取数据。

2. 读取文件的基本步骤

要在 System Verilog 中读取文件，通常需要经过以下几个基本步骤：

(1) 使用 $fopen 打开一个文件，并将返回的文件句柄保存到一个变量中。

(2) 使用 $fscanf 从文件中读取数据，并将读取的数据保存到变量中。

(3) 使用 $fclose 关闭文件。

3. 读取文件的示例代码

下面是一个使用 System Verilog 读取文件的简单示例代码：

```verilog

module read_file;

initial begin

// 打开文件 int file_h;

file_h = $fopen("input.txt", "r");

// 读取数据

int data;

$fscanf(file_h, "d", data);

// 关闭文件

$fclose(file_h);

end

endmodule

```

在这个示例中，首先使用 $fopen 打开一个名为 "input.txt" 的文件，并将返回的文件句柄保存到变量 file_h 中。然后使用 $fscanf 从文件中读取一个整数，并将读取的整数保存到变量 data 中。最后使用

$fclose 关闭文件。

4. 读取文件的注意事项