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音乐播放器控制电路课程设计报告班级：学号：姓名:指导老师：一、设计目的将《断桥残雪》简谱按照要求进行编码并将其写入只读存储器ROM之中，然后通过设计的电路读出ROM的内容，进行解码后驱动蜂鸣器播放。
二、开发环境采用Altera Quartus II 9.0软件设计环境。
它提供了全面的逻辑设计能力,包括电路图、文本和波形的设计输入以及编译、逻辑综合、仿真和定时分析以及器件编程等诸多功能。
特别是在原理图输入等方面,Altera Quartus II 9.0被公认为是最易使用、人机界面最友好开发软件。
并采用FPGALP-2900开发装置硬件实现，给人们带来极大的方便。
三、设计过程概述1、数字简谱简介数字简谱用不同的点和线段配合8个阿拉伯数字0~7构成音符，记录表示千变万化的音乐曲子及其基本音乐元素。
乐音是由三个要素决定的：频率决定了乐音的音高，频谱决定过了乐音的音色，音形标志着演奏方式。
乐曲的基本元素是：音的高低（音高）、音的长短（时值）、音的力度和音质（音色）。
音的高低和长短不同决定了乐曲的不同，因此构成了音乐的最重要的基础元素。
音乐用1、2、3、4、5、6、7分别表示同一调式7个不同的音高：多、来、米、法、索、拉、西。
这七个数字上、下标注的点表示音调升高8度音程或降低8度音程。
数字0为休止符，表示停止发音。
数字下或数字上的线段表示因的持续时间的长短。
没有线段的数字为4分音符，器时值为音长的基本度量单元，成为一拍。
数字下面标注的线段表示时间减短，没增加一条线段，表示时值减少一半，音符相应的成为8分音、16分音……数字后面的线段称为延长线，表示前一个音符的市场的增加，每条延长线的时值增量为1拍。
音长是一个相对的时间概念，一拍的时间长度没有限制，可以是1s，也可以是2s或是0.5s,。
若将4分音符的时长定为1s，其他音符的时值长度以其为基本参照度量，半拍为0.5s，2拍为2s，以此类推。
2、音高与频率关系20Hz至20KHz的音频脉冲信号控制蜂鸣器，可以使其根据控制信号的频率发出不同的音调。
fpga音乐盒课程设计一、课程目标知识目标：1. 学生能够理解FPGA的基本原理和数字电路设计的基础知识。
2. 学生能够掌握音乐盒的基本工作原理和音乐理论知识。
3. 学生能够描述FPGA在音乐盒设计中的应用和优势。
技能目标：1. 学生能够运用Verilog或VHDL等硬件描述语言进行FPGA编程。
2. 学生能够设计并实现一个简单的音乐盒电路，包括音符生成、音调控制和播放功能。
3. 学生能够利用FPGA实现音乐盒的个性化定制，创作自己的音乐作品。
情感态度价值观目标：1. 学生培养对电子工程和音乐创作的兴趣，提高创新意识和动手能力。
2. 学生培养团队合作精神，学会与他人合作解决问题。
3. 学生培养良好的工程伦理观念，认识到科技发展对社会的积极影响。
课程性质：本课程为实践性较强的课程，结合理论知识与实践操作，培养学生的实际动手能力和创新能力。
学生特点：学生具备一定的电子基础和编程能力，对音乐有兴趣，喜欢探索新事物。
教学要求：教师应注重理论与实践相结合，引导学生主动参与，鼓励学生创新思维，关注学生的个体差异，提高学生的综合素质。
通过课程学习，使学生能够将所学知识应用于实际项目中，达到学以致用的目的。
二、教学内容1. 数字电路基础：复习数字电路的基本概念，包括逻辑门、触发器、计数器等，为FPGA设计打下基础。
- 教材章节：第一章 数字逻辑基础2. FPGA原理与编程：介绍FPGA的基本结构、工作原理，学习Verilog或VHDL硬件描述语言。
- 教材章节：第二章 FPGA原理与应用；第三章 硬件描述语言基础3. 音乐理论知识：学习音乐的基础知识，包括音符、音阶、和弦等，为音乐盒设计提供理论支持。
- 教材章节：第四章 音乐理论基础4. 音乐盒设计：讲解音乐盒的组成，包括音符生成、音调控制、播放电路等，引导学生进行设计实践。
- 教材章节：第五章 音乐盒设计与实现5. FPGA在音乐盒中的应用：探讨FPGA在音乐盒设计中的优势，如灵活性、可编程性等，并分析实际案例。
目录引言 (1)1 VHDL及QUARTUSII软件简介 (2)1.1EDA简介 (2)1.2硬件描述语言VHDL (2)1.3软件介绍 (3)2 简易音乐演奏器设计 (5)2.1硬件电路设计 (5)2.2软件代码设计 (6)2.2.1音符储存单元 (6)2.2.2选择播放模式及手动模块单元 (6)2.2.3分频模块单元 (8)2.2.4预置数模块单元 (9)2.2.5音频发声模块单元 (10)3引脚锁定及下载 (10)3.1引脚锁定 (10)3.2结果分析 (11)4设计总结 (11)参考文献 (116)附录 (16)引言VHDL语言是一种用于电路设计的高级语言。
它在80年代的后期出现。
最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。
随着EDA技术的高速发展，电子系统的设计技术和工具发生了深刻的变化，大规模可编程逻辑器件CPLD／FPGA的出现，给设计人员带来了诸多方便。
利用它进行产品开发，不仅成本低、周期短、可靠性高，而且具有完全的知识产权。
突出了其作为硬件描述语言的良好的可读性、可移植性和易读性等优点。
本文基于FPGA开发系统，在QuartusII 7.2软件平台上，完成了简易乐曲演奏器设计和与仿真，并下载到试验箱进行硬件实现。
首先，本文介绍了QuartusII 7.2软件的基本使用方法和VHDL硬件描述语言的特点，采用VHDL 硬件描述语言描述简易信号发生器，完成对电路的功能仿真。
在设计过程中，重点探讨了简易乐曲演奏设计思路和功能模块划分。
然后，初步探讨了电路逻辑综合的原理，该软件对简易乐曲演奏器进行了逻辑综合。
最后，使用EDA实验开发系统进行电路的下载和验证。
验证结果表明设计的简易乐曲演奏器完成了预期的功能。
本设计是采用VHDL来实现的简易乐曲演奏器。
它能实现自动播放和手动播放。
1 VHDL及QuartusII软件简介1.1 EDA简介EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。
fpga音乐播放器课程设计一、课程目标知识目标：1. 让学生掌握FPGA基础知识，理解FPGA的内部结构和编程原理；2. 帮助学生了解音乐播放器的原理，掌握数字信号处理基础知识；3. 使学生能够运用Verilog或VHDL等硬件描述语言设计简单的FPGA音乐播放器。
技能目标：1. 培养学生动手实践能力，能够独立完成FPGA音乐播放器的设计、编程、调试与验证；2. 提高学生团队协作能力，能够在小组合作中发挥个人优势，共同完成项目任务；3. 培养学生解决问题和分析问题的能力，能够针对实际问题提出合理的解决方案。
情感态度价值观目标：1. 激发学生对电子设计和硬件编程的兴趣，培养良好的学习习惯；2. 培养学生勇于尝试、敢于创新的精神，增强自信心；3. 培养学生具备良好的沟通能力和团队协作精神，提高综合素质。
分析课程性质、学生特点和教学要求，本课程将目标分解为以下具体学习成果：1. 掌握FPGA基本原理，能够描述FPGA内部结构和编程方法；2. 学会使用硬件描述语言Verilog或VHDL编写简单的FPGA程序；3. 理解音乐播放器的基本原理，能够运用数字信号处理知识设计音乐播放器；4. 完成一个简易的FPGA音乐播放器设计项目，具备实际操作和调试能力；5. 在项目实践中，提高团队协作、沟通表达和问题解决能力。
二、教学内容1. FPGA基本原理及编程方法：包括FPGA内部结构、工作原理、硬件描述语言（Verilog/VHDL）基础、编程流程等；2. 数字信号处理基础知识：涉及采样定理、量化、编码、数字信号表示等基本概念；3. 音乐播放器原理：介绍音乐播放器的基本工作流程，包括音频信号的采集、处理、存储和播放；4. FPGA音乐播放器设计：结合教材章节内容，设计以下教学大纲：a. FPGA硬件设计：选用合适的FPGA开发板，了解硬件资源分配，设计FPGA硬件电路；b. 音频信号处理：学习音频信号的采样、量化、编码等处理方法，编写相应程序；c. 音乐播放器程序设计：运用Verilog或VHDL编写音乐播放器程序，实现音频信号播放功能；d. 系统调试与验证：对设计好的音乐播放器进行功能测试、性能优化和调试；5. 项目实践：根据教学进度，安排以下教学内容：a. 分组讨论：学生分组讨论设计方案，明确项目任务分工；b. 设计与编程：各组学生根据分工，完成FPGA音乐播放器的设计和编程；c. 调试与展示：学生调试音乐播放器，展示项目成果，分享设计经验；d. 评价与反馈：教师对各组项目成果进行评价，给予反馈和建议。
基于FPGA的音乐播发器设计【摘要】本文分析了简谱记录的音频特征信号，提取了《化蝶》简谱特征信号转换为基于FPGA实现的数字信号，设计了总体方案，阐述了播发器控制器模块、可控分频器预置数产生模块、可控分频器模块设计思路，仿真实现各个模块功能，经过实际电路测试验证，达到播放《化蝶》简谱的设计要求。
【关键词】音乐播发器;节拍;音符;计数器音乐播发器是模仿人歌唱的电路，故可用人歌唱作为原型来分析设计音乐电路的总体方案。
人通过声带振动发出声音，声带振动频率不同发出不同声音，故在用数字电路来模仿时，可用一个可控分频电路来产生不同频率时钟信号来驱动外接喇叭或蜂鸣器演奏音乐。
人在歌唱时，是根据歌谱用大脑控制声带按照一定节拍在不同时间发出不同的乐音。
故在用数字电路模仿时，还应该有一个控制电路模块，用来根据歌谱控制可控分频电路模块按照一定节拍在不同时间发出不同的乐音。
控制电路模块分为两个模块，一个用于产生节拍，称节拍产生模块;另一个用于根据歌谱控制可控分频电路模块在不同时间发出不同的乐音，称音符产生模块。
节拍产生模块应是一个计数器，每个状态持续的时间是需演奏的所有的音的音长的最小公因数，比如是一个十六分音符时值，具体时间长度应根据需演奏的歌曲而定。
控制电路的计数器的模即状态数，可由需演奏歌曲的各个音所占据状态个数累加而得。
例如，一首用于演奏“梁祝”乐曲的音乐电路的控制电路的计数器的模是139。
节拍产生电路的计数器是用来产生节拍定时的，音符产生模块则将节拍产生电路的计数器的状态翻译成对应的音符频率信号。
如需演奏的歌曲中所用到的音符为9～16个，则音符产生模块的输出信号应有四位，其他情况依此类推。
《化蝶》简谱音符共有15个，用index表示音符符号，从低音到高音依次编号1～15。
音乐电路设计总体参考方案如图1所示。
图1 总体设计方案本设计以用于演奏“梁祝”乐曲的音乐电路为例，对音乐电路各模块的实施进行分析。
一、控制电路模块控制电路模块包含节拍产生模块和音符产生模块两个子模块，可合写成一个文件。
音乐播放器控制电路课程设计报告班级：学号：姓名:指导老师：一、设计目的将《断桥残雪》简谱按照要求进行编码并将其写入只读存储器ROM之中，然后通过设计的电路读出ROM的内容，进行解码后驱动蜂鸣器播放。
二、开发环境采用Altera Quartus II 9.0软件设计环境。
它提供了全面的逻辑设计能力,包括电路图、文本和波形的设计输入以及编译、逻辑综合、仿真和定时分析以及器件编程等诸多功能。
特别是在原理图输入等方面,Altera Quartus II 9.0被公认为是最易使用、人机界面最友好开发软件。
并采用FPGALP-2900开发装置硬件实现，给人们带来极大的方便。
三、设计过程概述1、数字简谱简介数字简谱用不同的点和线段配合8个阿拉伯数字0~7构成音符，记录表示千变万化的音乐曲子及其基本音乐元素。
乐音是由三个要素决定的：频率决定了乐音的音高，频谱决定过了乐音的音色，音形标志着演奏方式。
乐曲的基本元素是：音的高低（音高）、音的长短（时值）、音的力度和音质（音色）。
音的高低和长短不同决定了乐曲的不同，因此构成了音乐的最重要的基础元素。
音乐用1、2、3、4、5、6、7分别表示同一调式7个不同的音高：多、来、米、法、索、拉、西。
这七个数字上、下标注的点表示音调升高8度音程或降低8度音程。
数字0为休止符，表示停止发音。
数字下或数字上的线段表示因的持续时间的长短。
没有线段的数字为4分音符，器时值为音长的基本度量单元，成为一拍。
数字下面标注的线段表示时间减短，没增加一条线段，表示时值减少一半，音符相应的成为8分音、16分音……数字后面的线段称为延长线，表示前一个音符的市场的增加，每条延长线的时值增量为1拍。
音长是一个相对的时间概念，一拍的时间长度没有限制，可以是1s，也可以是2s或是0.5s,。
若将4分音符的时长定为1s，其他音符的时值长度以其为基本参照度量，半拍为0.5s，2拍为2s，以此类推。
2、音高与频率关系20Hz至20KHz的音频脉冲信号控制蜂鸣器，可以使其根据控制信号的频率发出不同的音调。
基于FPGA/CPLD的脉冲信号型乐曲播放器的设计摘要用纯硬件来完成乐曲演奏电路的逻辑非常复杂，仅凭传统的数字逻辑技术，即使最简单的电路也难以实现。
但是借助于功能强大的EDA工具和硬件描述语言，就可以轻松的实现设计。
本设计利用可编程逻辑器件设计一个控制器让不同频率的脉冲信号有序的输出并驱动扬声器发声，最终完成一首乐曲的演奏。
设计以《世上只有妈妈好》为例，分析了硬件电路发声的基本原理，探讨了可以实现设计的方案，利用VHDL语言在QuartusⅡ上编程设计了节拍发生器、分频器、顺序控制、音高控制等模块的功能。
最后，运用原理图编辑器调出已经设计好的各个模块，根据设计的要求进行连线、加输入输出脚，得到了总体设计的仿真实体。
并对总体设计进行了功能仿真和下载。
本设计完成了乐曲《世上只有妈妈好》的32个音符64个节拍的播放，每个节拍0.5秒，整曲播放时长为32秒。
基于FPGA，利用Quartus Ⅱ和VHDL语言完成的脉冲型乐曲播放器，其特点是设计简单、灵活、设计周期短；缺陷是实现播放的乐曲种类单一，播放时间长度较短，若想要实现较长的乐曲播放，则需要很长的源程序。
关键词：FPGA，EDA，VHDL，QuartusⅡ，乐曲播放器The design of the pulse-type music player based on FPGA / CPLDAbstractIt is very complex to complete the music playing logic circuit using pure hardware. Only depend on the traditional digital logic technology, it is difficult to achieve even the simple circuit. However, it is very ease to achieve by using the EDA tools and hardware description language. The design finished a controller that output a series of orderly pulse signal with different frequencies and driven speaker with, by using the programmable logic device ,and finally complete the concert of a music.The music <shi shang zhi you ma ma hao> was used as an example. The basic principal of the hardware circuit sing was analyzed. How could achieve the player’s faction was also discussed. Following functional module was designed in Quartus II by using VHDL language: pulse generator, frequencies divider, sequence control, pitch control and so on. Finally, simulate entity was build in the Block Editor of the Quartus II , using all of the module which has been designed and according to the design’s requirements to connect, and plus input and output pin. Following these, the player’s entity was simulated and downloaded. The <shi shang zhi you ma ma hao>’s note 32 of the 64 players beat was completed in this design. One beat was sat as 0.5 seconds long, and the whole song was played within 32 seconds。
唐山学院EDA技术课程设计题目音乐播放器系 (部) 智能与信息工程学院班级姓名学号指导教师2016 年 12 月 22 日至 12 月 30 日共 2 周 2016年 12 月 31 日课程设计成绩评定表EDA技术课程设计任务书目录1.设计目的与要求.................................... 错误!未定义书签。
1.1.课程设计目的.................................. 错误!未定义书签。
1.2.课程设计要求.................................. 错误!未定义书签。
2.应用工具介绍...................................... 错误!未定义书签。
2.1.EDA技术介绍.................................. 错误!未定义书签。
2.2.Verilog HDL 语言介绍 (2)3.基本原理.......................................... 错误!未定义书签。
3.1.音调的控制 (4)3.2.音长的控制 (4)4.方案实现 (5)5.总结 (13)6.参考文献 (14)1.设计目的与要求1.1课程设计目的：1）加深对EDA技术的理解，掌握音乐播放器的工作原理2）了解怎样控制音调的高低变化和音长，从而完成乐曲的自动循环演奏。
3）培养自主学习、正确分析和解决问题的能力1.2课程设计要求：1）使用蜂鸣器播放音乐2）三首音乐以上3）数码管上显示当前播放的歌曲位置（第几首歌曲）4）能够暂停和开始5）能够选择上一首和下一首歌曲2.应用工具介绍作为当今最流行的计算机软件系统，EDA技术是以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。
EDA可提供文本输入以及图形编辑的方法将设计者的意图用程序或者图形方式表达出来，而我们经常用到的VHDL语言便是用于编写源程序所需的最常见的硬件描述语言（HDL）之一。
2.1 EDA技术介绍EDA是电子设计自动化(Electronic Design Automation)的缩写,在20世纪90年代初从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念发展而来。
EDA技术是在电子CAD技术基础上发展起来的计算机软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。
EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
典型的EDA工具中必须包含两个特殊的软件包，即综合器和适配器。
综合器的功能就是将设计者在EDA平台上完成的针对某个系统项目的HDL、原理图或状态图形描述，针对给定的硬件系统组件，进行编译、优化、转换和综合，最终获得我们欲实现功能的描述文件。
综合器在工作前，必须给定所要实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用一定的方式联系起来。
也就是说，综合器是软件描述与硬件实现的一座桥梁。
综合过程就是将电路的高级语言描述转换低级的、可与目标器件FPGA/CPLD相映射的网表文件。
在今天，EDA技术已经成为电子设计的普遍工具，无论设计芯片还是设计系统，没有EDA工具的支持，都是难以完成的。
EDA工具已经成为设计师必不可少的武器，起着越来越重要的作用。
从目前的EDA技术来看，其发展趋势是政府重视、使用普及、应用广泛、工具多样、软件功能强大。
EDA技术发展迅猛，完全可以用日新月异来描述。
EDA技术的应用广泛，现在已涉及到各行各业。
EDA水平不断提高，设计工具趋于完美的地步。
2.2 Verilog HDL语言介绍Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。
被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。
数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
作为一种通用化的硬件描述语言，Verilog HDL语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。
所有这些都使用同一种建模语言。
此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。
Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。
因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。
语言从C编程语言中继承了多种操作符和结构。
Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。
但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。
当然，完整的硬件描述语句足以对从最复杂的芯片到完整的电子系统进行描述。
Verilog HDL语言已经成为一种标准的硬件描述语言。
它具有以下特点：（1）作为一种多用途的硬件描述语言，它具有很好的易学性和易用性。
（2）Verilog HDL语言允许在同一个模块中进行不同抽象层次的描述。
（3）大多数逻辑综合工具都支持Verilog HDL，使得它成为设计人员的一个很好的选择。
（4）所有的制造厂商都提供了Verilog HDL的工艺库，用以支持仿真。
（5）Verilog HDL的程序语言接口拥有强大的功能，允许用户用C语言对部数据结构进行描述。
正是以上优点，使得Verilog HDL语言广泛流行。
下面是verilog的设计流程：Verilog的设计流程图3.基本原理音乐播放器的原理是这样的：组成乐曲的每个音符的频率值（音调）及其持续的时间（音长）是乐曲能连续演奏所需的两个基本数据，因此只要控制输出到扬声器的激励信号频率的高低和持续的时间，就可以使扬声器发出连续的乐曲声。
3.1音调的控制频率的高低决定了音调的高低。
音乐的十二平均率规定：每两个8度音（如简谱中的中音1与高音1）之间的频率相差一倍。
在两个8度音之间，又可分为12个半音，每两个半音的频率比为12：2。
另外，音名A(简谱中的低音6)的频率为440Hz，音名B到C之间、E到F之间为半音，其余为全音。
由此可以计算出简谱中从低音1至高音1之间每个音名对应的频率，如表3.11所示：表3.11 简谱中的音名与频率的关系3.2音长的控制音符的持续时间必须根据乐曲的速度及每个音符的节拍数来确定。
4.方案实现1、div_freqmodule div_freq(clk,rst_n,freq,clk_out);input clk; //50MHZinput rst_n;input [25:0] freq;output reg clk_out;`define NUM 25_000_000/freq-1reg[25:0] cnt;always (posedge clk or negedge rst_n)beginif(!rst_n)begincnt<=26'd0;clk_out<=1'b0;endelsebeginif(cnt<`NUM)begincnt<=cnt+1'b1;clk_out=clk_out;endelsebeginclk_out=~clk_out;cnt=26'd0;endendendendmodule2、selmodule sel(data,clk,rst_n,sel,show_data);input [23:0] data;input clk;input rst_n;output reg [2:0] sel;output reg [3:0] show_data;always (posedge clk or negedge rst_n)beginif(!rst_n)beginsel <= 3'b000;endelsebeginif(sel < 3'b101)sel <= sel + 1'b1;elsesel <= 3'b000;endendalways (*)begincase(sel)3'b000 :show_data = data[23:20];3'b001 :show_data = data[19:16];3'b010 :show_data = data[15:12];3'b011 :show_data = data[11:8];3'b100 :show_data = data[7:4];3'b101 :show_data = data[3:0];default : show_data = 4'hf;endcaseendendmodule3、segmodule seg(show_data,seg);input [3:0] show_data;output reg [7:0] seg;always (*)begincase(show_data)0 :seg = 8'b1100_0000;1 :seg = 8'b1111_1001;2 :seg = 8'b1010_0100;3 :seg = 8'b1011_0000;4 :seg = 8'b1001_1001;5 :seg = 8'b1001_0010;6 :seg = 8'b1000_0010;7 :seg = 8'b1111_1000;8 :seg = 8'b1000_0000;9 :seg = 8'b1001_0000;10 :seg = 8'b1000_1000;11 :seg = 8'b1000_0011;12 :seg = 8'b1100_0110;13 :seg = 8'b1010_0001;14 :seg = 8'b1000_0110;15 :seg = 8'b1000_1110;default : seg = 8'b1000_1110;endcaseendendmodule4、controllermodule controller (clk,rst_n,addr);input clk;input rst_n;output reg [8:0] addr;parameter T=12_500_000;reg [25:0] cnt;always (posedge clk or negedge rst_n) beginif(!rst_n)begincnt<=26'd0;addr<=8'd0;endelsebeginif(cnt<T-1)cnt<=cnt+1'b1;elsebegincnt<=26'd0;if(addr<255)addr<=addr+1'b1;elseaddr<=8'd0;endendendendmodule5、translatemodule translate(clk,rst_n,music_data,music_freq);input clk;input rst_n;input [21:0] music_data;output reg [25:0] music_freq;always (posedge clk or negedge rst_n)beginif(!rst_n)music_freq<=26'd0;elsecase(music_data)1:music_freq<=26'd523;//zhongyin 2:music_freq<=26'd587;3:music_freq<=26'd659;4:music_freq<=26'd699;5:music_freq<=26'd392;6:music_freq<=26'd880;7:music_freq<=26'd987;8:music_freq<=26'd261;//diyin9:music_freq<=26'd293;10:music_freq<=26'd329;11:music_freq<=26'd349;12:music_freq<=26'd391;13:music_freq<=26'd440;14:music_freq<=26'd493;15:music_freq<=26'd1046;//gaoyin 16:music_freq<=26'd1174;17:music_freq<=26'd1318;18:music_freq<=26'd1396;19:music_freq<=26'd1567;20:music_freq<=26'd1760;21:music_freq<=26'd1975;default:music_freq<=26'd0;endcaseendendmodule6、shumaguanmodule shumaguan(data,clk,rst_n,sel,seg);input [23:0] data;input clk;input rst_n;output [2:0] sel;output [7:0] seg;wire clk_1k;wire [3:0] show_data;div_freq div_freq_dut(.clk(clk),.rst_n(rst_n),.freq(1_000),.clk_out(clk_1k));sel sel_dut(.data(data),.clk(clk_1k),.rst_n(rst_n),.sel(sel),.show_data(show_data));seg seg_dut(.show_data(show_data),.seg(seg));endmodule5.总结其实，音乐播放器用FPGA来实现是很简单的。
