数字电路实验指导书33

广东金融学院数字电路实验指导书计算机科学系二○○九年六月目录实验一集成门电路逻辑功能测试实验二用小规模集成电路设计组合逻辑电路实验三译码器及其应用实验四数据选择器及其应用实验五加法器实验六触发器实验七计数器逻辑功能测试及应用（一）实验八计数器逻辑功能测试及应用（二）实验一集成门电路逻辑功能测试一、实验目的1、验证常用集成门电路的逻辑功能；2、了解各种门电路的逻辑符号；3、了解集成电路的引脚排列规律及使用方法。

二、实验仪器与器材1、实验箱2、万用表3、集成电路74LS00两输入四与非门 74LS86四2输入异或门74LS08四2输入与门 74LS32四2输入或门74LS04反相器三、实验原理集成逻辑门电路是最简单、最基本的数字集成元件，目前已有种类齐全集成门电路。

TTL 集成电路由于工作速度高、输出幅度大、种类多、不宜损坏等特点而得广泛使用，特别对学生进行实验论证，选用TTL电路较合适，因此这里使用了74LS系列的TTL成路，它的电源电压为5V+10%，逻辑高电平“1”时＞2.4V，低电平“0”时﹤0.4V。

实验使用的集成电路都采用的是双列直插式封装形式，其管脚的识别方法为：将集成块的正面（印有集成电路型号标记面）对着使用者，集成电路上的标识字朝上（或表面的凹口）。

左下脚第一脚为1脚，按逆时针方向顺序排布其管脚。

四、实验内容1、与门逻辑功能测试（1）按图1－1接线，门的两个输入端接逻辑开关输出插口，以提供“0”与“1”电平信号，开关向上，输出逻辑“1”，向下为逻辑“0”。

门的输出端接 LED发光二极管。

（2）按实验表的要求改变任一逻辑单元的输入端电压状态，观察对应输出端的变化，当电平指示亮时记为1，灭时记为0，将测试结果记录在实验表1-1中。

图1-1 与门逻辑功能测试电路实验表1-1 74LS08逻辑功能表（3）结论1）TTL 门电路悬空相当与（ ）电平。

2）与门的逻辑功能为：有（ ）出（ ），全（ ）出（ ）。

2、或门逻辑功能测试实验表1-2 74LS32逻辑功能表3、非门逻辑功能测试逻辑开+5V实验表1-3 74LS04逻辑功能表4、与非门逻辑功能测试结论：（1）与非门的逻辑功能为：有（）出（），全（）出（）。

（2）能否用与非门实现非门？5、请用74LS86检测异或门和同或门的逻辑功能（1）异或门逻辑功能测试（2）同或门逻辑功能测试（3）结论同或门与异或门的关系是：＿＿＿＿＿＿＿＿＿＿＿五、思考题请用与非门实现与门的逻辑功能1、电路图：＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿2、填写逻辑真知表：3、与非门和与门的关系是：实验二用小规模集成电路设计组合逻辑电路一、实验目的1、掌握组合逻辑电路的特点；2、掌握小规模集成电路设计组合电路的方法；3、掌握电路故障检测方法。

二、实验设备及器件1、数字逻辑电路实验箱2、万用表1块3、74LS10三输入三与非门2片三、实验原理1、数字电路的两大电路是（）和（），其中组合逻辑电路的特点是任何时刻的（）仅仅取决于同一时刻（）的取值组合。

2、用小规模集成电路设计组合逻辑电路的步骤为：四、实验内容1、设计题目：设计一个判断电路。

要求有三个输入端，当输入信号中有两个高电平时，输出才为高电平，否则输出为低电平。

（用与非门实现）2、三变量表决电路图如图2-1，74LS10两三输入与非门引脚图如图2-2。

图2-1 三变量表决电路图2-2 74LS10引脚图3、按图接好电路。

4、记录显示结果并判断结果是否正确。

五、实验注意事项1、注意集成电路多余输入端的处理；2、两个集成芯片的连接注意电平是否匹配。

六、实验结论1、与非门多余输入端最好接电源或与信号输入端并接，不要悬空。

2、小规模集成电路设计组合电路，尽量使用较少的门电路，尽量使用与非门，提高电路的负载能力和抗干扰能力。

实验三译码器及其应用一、实验目的1、掌握译码器的测试方法。

2、了解中规模集成译码器的功能，管脚分布，掌握其逻辑功能。

3、掌握用译码器构成组合电路的方法。

4、学习译码器的扩展。

二、实验设备及器件1、数字逻辑电路实验箱 1个2、74LS138 3-8线译码器 2片3、74LS20 双4输入与非门 1片三、实验原理1、中规模集成译码器74LS13874LS138是集成3线－8线译码器，在数字系统中应用比较广泛。

图3－1是其引脚排列。

其中 A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。

表3-1为74LS138真值表。

表3-1 74LS138真值表图3－1 74LS138引脚74LS138工作原理为：当S 1=1，S 2+S 3=0时，电路完成译码功能，输出低电平有效。

其中：2、译码器应用因为74LS138 三-八线译码器的输出包括了三变量数字信号的全部八种组合，每一个输出端表示一个最小项，因此可以利用八条输出线组合构成三变量的任意组合电路。

四、实验内容1、译码器74LS138 逻辑功能测试（1）控制端功能测试测试电路如图3-2所示。

按表3-2所示条件输入开关状态。

观察并记录译码器输出状态。

LED 指示灯亮为1，灯不亮为0。

控制端功能测试图3-2 74LS138逻辑功能测试电路 （2）逻辑功能测试将译码器使能端S1、2S 、3S 及地址端A2、A1、A0 分别接至逻辑电平开关输出口，八个输出端07Y Y ⋅⋅⋅依次连接在逻辑电平显示器的八个输入口上，拨动逻辑电平开关，按表3－3逐项测试74LS138的逻辑功能。

表3－3 74LS138逻辑功能测试2、用74LS138实现逻辑函数Y=AB+BC+CA如果设A2=A ，A1=B ，A0=C ，则函数Y 的逻辑图如3-3所示。

用74LS138和74LS20各一块在实验箱上连接图3-3线路。

并将测试结果记录表3-4中。

表3-4 函数功能测试图3-3用74LS138组成函数Y3、用用两个3线-8线译码器构成4线-16线译码器。

利用使能端能方便地将两个 3/8译码器组合成一个4/16译码器，如图3－4所示。

图3-4 用两片74LS138组合成4/16译码器4、译码器74LS42逻辑功能测试五、实验注意事项1、注意集成电路输入控制端和输出控制端的信号；2、74LS138集成块搭接中注意输出信号的处理；Y 8Y 9Y 10Y 11Y 12Y 13Y 14Y 15Y 0Y 1Y 2Y 3Y 4Y 5Y 6Y 70123实验四数据选择器及其应用一、实验目的1、学习数据选择器逻辑功能测试方法；2、了解中规模集成数据选择器的功能、管脚排列，掌握其逻辑功能；3、熟悉利用数据选择器构成任意逻辑函数的方法；4、了解数据选择器的扩展方法。

二、实验设备及器件1、数字逻辑电路实验箱2、74LS153 1片3、74LS151 1片4、74LS32 1片三、实验原理1、双四选一数据选择器 74LS153所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。

引脚排列如图4－1。

图4－1 74LS153引脚功能S1、S2为两个独立的使能端；A1、A0为公用的地址输入端；1D0～1D3和2D0～2D3分别为两个4选1数据选择器的数据输入端；Q1、Q2为两个输出端。

1）当使能端S1（S2）＝1时，多路开关被禁止，无输出，Q＝0。

2）当使能端S1（S2）＝0时，多路开关正常工作，根据地址码A1、A0的状态，将相应的数据D0～D3送到输出端Q。

该电路的表达式为：Y=A1 A0 D0 +A1A0D1+A1A0D2+A1A0D33、数据选择器的应用—实现逻辑函数用数据选择器实现逻辑函数，方法与译码器相似，只是将出现的最小项对应的数据端接入高电平，未出现的接低电平，将地址端作为自变量的输入端，则可以实现。

四、实验内容1、测试双四选一数据选择器的逻辑功能。

在实验箱上接线，地址端A2、A1、A0、数据端D0～D7、使能端S接逻辑开关，输出端Y 接逻辑电平显示器，按74LS153功能表逐项进行测试，记录测试结果。

表4－12、用数据选择器实现函数F=AB+C。

参照原理图搭接电路，并观察电路的功能。

用4选1数据选择器实现函数AF++=+BCAABCCABC B函数F有三个输入变量A、B、C，而数据选择器有两个地址端A1、A0少于函数输入变量个数，在设计时可任选A接A1，B接A0，74LS153的表达式与函数F对照，得出：D0＝0， D1＝D2＝C， D3＝1接线图如图4－2所示，测试并记录结果在表4-2。

表4－2图4－2用74LS153实现函数3、用四选一数据选择器74LS153构成八选一数据选择器。

参照图图4－3 74LS153构成八选一数据选择器五、实验注意事项1、注意74LS153控制端的信号。

2、数据选择器扩展时所用门电路的类型。

实验五加法器一、实验目的1、掌握半加器、全加器的工作原理及逻辑功能。

2、集成加法器的应用。

二、实验设备及器件1、数字逻辑电路实验箱2、74LS283 1片3、74LS04 1片4、74LS00 1片5、74LS51 1片6、74LS85 1片三、实验原理1、半加器不考虑低位进位，只本位相加，称半加。

实现半加的电路，为半加器。

2、全加器考虑低位进位的加法称为全加。

实现全加的电路，为全加器。

四、实验内容与步骤1、用门电路实现全加器。

参照图5-1搭接电路，并测试其功能记录结果在表5-1。

表5-1 全加器真值表图5-1小规模集成电路设计的全加器2、用数据选择器实现全加器。

参照图5-2搭接电路，并观察电路的功能。

图5-2 用74LS138设计的全加器3、用译码器实现全加器。

参照图5-3搭接电路，并观察电路的功能。

图5-3 用74LS153设计的全加器五、实验注意事项1、注意74LS151控制端的信号。

2、数据选择器扩展时所用门电路的类型。

附：集成芯片引脚图和功能表实验六触发器一、实验目的1、掌握集成D触发器和JK触发器的逻辑功能及触发方式。

2、掌握集成触发器的使用方法。

二、实验设备及器件1、数字逻辑电路实验箱2、74LS74 双D触发器 1片3、74LS107双JK触发器 1片三、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。

1、JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。

本实验采用74LS107双JK触发器，是下降边沿触发的边沿触发器。

引脚功能及逻辑符号如图6－1所示。

JK触发器的状态方程为Q n+1＝J Q n＋K Q nJ和K是数据输入端，是触发器状态更新的依据，Q与Q为两个互补输出端。

通常把Q＝0、Q＝1的状态定为触发器“0”状态；而把Q＝1，Q＝0定为“1”状态。