集成电路制备工艺培训课件

7:第五次光刻----引线孔光刻
EB
C
S
P+
n+
p
n+
P+
n-epi
n+-BL
P-Si
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典型PN结隔离双极集成电路中元件的形成24过程
8:铝淀积
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典型PN结隔离双极集成电路中元件的形成25过程
9:第六次光刻----反刻铝
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典型PN结隔离双极集成电路中元件的形成26过程
发射区 (N+型)
基区(P 型) EB
集电区 (N型外延层)
C
S
P+
n+
p
n+
P+
n-epi
n+-BL
P-Si
四层三结结构的双极晶体管
衬底(P型)
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双极集成电路元件断13 面图
EB
C
S
P+
等效电路
n+
p
n+-BL
n+
P+
n-epi
P-Si
衬底接最低电位
E(n+)
B(p) pnp
npn C(n)
1. 集成电路的基本概念 2. 半导体集成电路的分类 3. 半导体集成电路的几个重要概念
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内容概述
TTL、ECL I2L等
集 按器件类型分 成 电 路 按集成度分
按信号类型分
双极型集成电路
BiCMOS集成电路 MOS集成电路
PMOS NMOS CMOS
SSI（100以下个等效门） MSI（<103个等效门） LSI （<104个等效门）
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典型PN结隔离双极集成电路中元件的形1成5 过程
2:第一次光刻----N+隐埋层扩散孔光刻
EB
CS
P+
n+
p
n+ P+
n-epi
n+-BL
P-Si
N+隐埋层
P-Si衬底
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典型PN结隔离双极集成电路中元件的形1成6 过程
具体步骤如下： 1．生长二氧化硅（湿法氧化）：
VLSI（>104个以上等效门）
模拟集成电路
数模混合集成电路
数字集成电路
集成度、工作频率、电源电压、特征尺寸、硅片直径
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第一章 集成电路制造工艺
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• 双极集成电路的基本制造工艺
–双极集成电路中的元件结构 –双极集成电路的基本工艺
• MOS集成电路的基本制造工艺
SiO2 Si- 衬底
Si(固体)+ 2H2O SiO2（固体）+2H2
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2．隐埋层光刻：
涂胶
光源
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曝光
腌膜对准
显影
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刻蚀（等离子体刻蚀）
EB
C
S
去胶
3．N+掺杂： N+
P+
n+
p
n-epi
n+-BL
n+
P+
TeTpiepi
P-Si P-Si
N+
As掺杂（离子注入）
–MOS集成电路中的元件结构 –MOS集成电路的基本工艺
• BiCMOS工艺
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双极集成电路中元件结构 双极集成电路的基本工艺
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1. 二极管 （PN结）
电路符号：+
-
有电流流过
没有电流流过
对于硅二极管，正方向的 电位差与流过的电流大小 无关，始终保持0.6V-0.7V
TTL电路：0.2Ω.cm 模拟电路：0.5～5Ω.cm
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作业:
1. 画出NPN晶体管的版图，并标注各区域的掺杂类型（直接在图上标）,写出实 现该NPN晶体管至少需要多少次光刻以及每次光刻的目的。 2. 画出下图示例在A-A’,B-B’ C-C’处的断面图。
A
B
C
E
B
A’
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§1.1.1 双极集成电路中元件的隔离
B
B
E
CE
C
C
BE
C
n
p
n
n
B
B
C E
BE
n p
E
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11
C
B
np
E
n
C
B
np
E
n
介质隔离
PN隔离
EB
CSC
BE
P+ n+
p
n+
n
P+
n+
n
p
n+ P+
n+
n+
P-Si
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双极集成电路中元件的隔离12
§1.1.2 双极集成电路元件的形成过程、结构和寄生效应
S(p)
隐埋层作用：1. 减小寄生pnp管的影响 2. 减小集电极串联电阻
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双极集成电路等效14电路
1:衬底选择
确定衬底材料类型 确定衬底材料电阻率 确定衬底材料晶向
P型硅(p-Si) ρ≈10Ω.cm （111）偏离2~50
E
B
C
S
P+
n+
p
n+
P+
n-epi
n+-BL
P-Si
A
A’
E
B
EB
C
S
C
S
P+
n+
p
n+
P+
n-epi
n+-BL
P-Si
P+隔离扩散 P基区扩散
N+扩散 接触孔
铝线 隐埋层
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双极集成电路元件2断7 面图
E
B
C
S
P+
n+
n+
P+
p
n-epi
n+-BL
P-Si
为了减小结电容,击穿电压高，外延层下推小,电阻率应取大;
为了减小集电极串联电阻,饱和压降小，电阻率应取小.
5:第三次光刻----P型基区扩散孔光刻
EB
C
S
P+
n+
p
n+
P+
n-epi
n+-BL
P-Si
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典型PN结隔离双极集成电路中元件的形成22过程
6:第四次光刻----N+发射区扩散孔光刻
EB
C
S
P+
n+
p
n+
P+
n-epi
n+-BL
P-Si
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典型PN结隔离双极集成电路中元件的形成23过程
去除氧化膜
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3:外延层
主要设计参数
外延层的电阻率ρ;
外延层的厚度Tepi; A
EB
C
S
P+
n+
p
n+
P+
tepi-ox
后道工序生成氧化 层消耗的外延厚度
基区扩散结深
n-epi
n+-BL
TTL电路：3～7μm 模拟电路：A7’～17μm
TeTpiepi
P-Si P-Si
xmc
xjc
B’
C
S
C
C’
P+隔离扩散 P基区扩散
N+扩散 接触孔
铝线 隐埋层
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3.名词解释：隐埋层、寄生晶体管、电隔 离(集成电路中)、介质隔离、PN结隔离
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I
反方向
V
正方向
+
P-Si N-Si
-
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1. 二极管 （PN结）
p n
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8
2. 双极型 晶体管
B端
B端
E端
npn
C端 E端
pnp
C端BBECBE
C
B
E
NPN
C
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E
PNP
C
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B
E
C
B
?
E
NPN
C
C
BE
N+
p n
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C
BE
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集电结耗尽区宽度
TBL-up
隐埋层上推距离
Tepi> xjc+xmc +TBL-up+tepi-ox
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典型PN结隔离双极集成电路中元件的形成20过程
4:第二次光刻----P隔离扩散孔光刻
EB
C
S
P+
n+
p
n+
P+
n-epi
TeTpiepi
n+-BL
P-Si
2020/11/26
典型PN结P-隔Si 离双极集成电路中元件的形成21过程