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计算机组成原理部分答案

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- 1 - 4．6 某机字长为32位，其存储容量是64KB，按字编址的寻址范围是多少？若主存按字节编址，试画出主存字地址和字节地址的分配情况。

解：

主存容量64KB，如果按字编址，有64KB / 4B = 16K 个可寻址单元

寻址范围是 214或0 ~ 16K-1

如果按字节编址，有64K个可寻址单元。

每个字包含4个字节。

用二进制表示的地址，字地址的最低2位是00。

4、7. 一个容量为16K×32位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？

1K×4位，2K×8位，4K×4位，16K×1位，4K×8位，8K×8位

解：地址线和数据线的总和 = 14 + 32 = 46根；

选择不同的芯片时，各需要的片数为：

1K×4：（16K×32） / （1K×4） = 16×8 = 128片

2K×8：（16K×32） / （2K×8） = 8×4 = 32片

4K×4：（16K×32） / （4K×4） = 4×8 = 32片

16K×1：（16K×32）/ （16K×1） = 1×32 = 32片

4K×8：（16K×32）/ （4K×8） = 4×4 = 16片

8K×8：（16K×32） / （8K×8） = 2×4 = 8片

4.15 设CPU共有16根地址线，8根数据线，并用MREQ（低电平有效）作访存控制信号，W/R作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出CPU和存储芯片的连接图。要求：

（1）最小4K地址为系统程序区，4096~16383地址范围为用户程序区；

（2）指出选用的存储芯片类型及数量；

（3）详细画出片选逻辑。

4K的系统程序区可以用4K×4的ROM芯片，2片

4096-16383的用户程序区应该用4K×8的RAM芯片，3片

解

地址

xx0000 存储器

字节0

字节1

字节2

字节3

字节4

字节5

字节6

字节7

字节8

字节9 xx0001

xx0010

xx0011

xx0100

xx0101

xx0110

xx0111

xx1000

xx1001 字地址 存储器

字节0 字节1 字节2 字节3 xxx0000

字节0 字节1 字节2 字节3

字节0 字节1 字节2 字节3 xxx0100

xxx1000

字节地址 xx00 xx01 xx10 xx11 - 2 -

„

4-28

设主存容量为256K字，Cache容量为2K字，块长为4。

（1）设计Cache地址格式，Cache中可装入多少块数据？

（2）在直接映射方式下，设计主存地址格式。

（3）在四路组相联映射方式下，设计主存地址格式。

（4）在全相联映射方式下，设计主存地址格式。

（5）若存储字长为32位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式

（1）Cache的块数 = 2K / 4 = 512

Cache的块地址为9位，块内地址为

（2）直接映射

主存地址为18位，其中块地址为16位，块内地址为2位

主存地址的最高7位作为Tag

格式：

（3） 四路组相联

Cache的组数 = 512 / 4 = 128

Cache的组地址为7位。主存地址的最高7位和中间2位共同作为Tag

主存地址格式：

（4） 全相联

主存地址格式：

A15

A14

A13

A12

A11

„

A0

CPU

D0

„

D7

A0~ A11

4k×4 ROM

D0~ D3 CSOES1 3-8

„

译

码

C器

B

A 2S0Y1Y2Y7Y3SWR/A0~A11

4k×8 RAM

I/O0~I/O7

CSWR/3Y1

A0~A11

4k×8 RAM

I/O0~I/O7

CSWR/A0~A11

4k×8 RAM

I/O0~I/O7

CSWR/A0~ A11

4k×4 ROM

D0~ D3 CSOEMREQTag 块地址 字地址 2位 9位 7位

Tag 块地址 字地址 2位 7位 7位

Tag 2位

Tag 字地址 2位 16位 - 3 -

（5）32位字 = 4 字节

直接映射

四路组相联

全相联

4-29 假设CPU执行某段程序时共访问Cache命中4800次，访问主存200次，已知Cache的存取周期是30ns，主存的存取周期是150ns，求Cache的命中率以及Cache-主存系统的平均访问时间和效率，试问该系统的性能提高了多少？

Cache的命中率H= 4800 /（4800+200）= 4800 / 5000 = 0.96

TC =30 nS TM = 150 nS

TA = H×TC +（1—H）×TM = 0.96×30+（1—0.96）×150 = 34.8 nS

或者

TA = H×TC +（1—H）×(TM + TC)= 0.96×30+0.04×(150+30) = 36 nS

Cache-主存层次的效率e =（访问Cache的时间TC /平均访问时间TA）×100%

=（30 / 36）×100% = 83.33%

或者e =（30 / 34.8）×100% = 86.2%

采用Cache速度提高倍数 ρ= TM / TA = 150 / 36 = 4.167

或者 ρ= TM / TA = 150 / 34.8 = 4.31

4-30

一个组相连映射的CACHE由64块组成，每组内包含4块。主存包含4096块，每块由128字组成，访存地址为字地址。试问主存和高速存储器的地址各为几位？画出主存地址格式。

Cache的组数 = 64 / 4 = 16

主存地址的位数 = 12位块地址+ 7位字地址 = 19位

Cache地址的位数 = 4位组地址+ 7位字地址 = 11位

4-32

设某计算机的主存容量为4MB，Cache容量为16KB，每个字块有8个字，每个字有32位。设计一个四路组相联映象的Cache组织。

（1）画出主存地址字段中各段的位数。

（2）设Cache起始为空，CPU依次从主存单元0，1，„„，89单元读出90个字（主存一次读出1个字），并重复按此次序读8次，问命中率为多少？

（3）若Cache速度是主存的6倍，问采用Cache与无Cache比较速度提高多少倍？

解： Tag 块地址 字地址 2位 9位 7位

字节地址 2位

Tag 块地址 字地址 2位 7位 7位

Tag

2位

字节地址 2位

Tag 字地址 2位 16位

字节地址 2位 - 4 - （1）题目没有说明主存是按字节编址还是按字编址。

如果主存按字编址，容量4MB，有1M字，每个可寻址单元的容量为1个32位字。

∵1M=220， ∴主存地址为20位。

如果主存按字节编址，容量4MB，每个可寻址单元的容量为1个字节。

∵4M=222， ∴主存地址为22位。（下面假设主存按字节编址）

Cache容量16KB，每个字是32bit = 4B， 需2位字节地址。

Cache的总字数=16KB/4B = 4K字 每行8个字，∴行内的字地址3位

Cache的行数= 4×1024/8 = 512行

（四路组相联）

Cache的组数= 512/4 = 128 组 ∴组地址7位

地址结构：

（2） 分析Cache-主存映象关系：

主存的第i块映象到Cache的第i组（每组4行）。

主存的0~89单元在0~11块中。

程序运行时，读0单元不命中，将第0块（8个字）装入Cache的0组。接下去读1~7单元都命中。读8单元不命中，将第1块（8个字）装入Cache的1组。接下去读9~15单元都命中。读每行的第一个字都不命中。这样，一直到读89单元，总共有12次不命中。由于Cache有128组，所以，Cache不满，在这个过程中不发生替换。装入Cache的90个字在以后的重复访问中全部命中。

命中率H = 命中次数 / 访存的总次数

H =（8×90-12） /（8×90）= 708 / 720 = 0.9833

TA=H×TC +（1—H）×TM

TA / TM = H×TC / TM +（1—H）=0.9833×（1/6）+0.0167 = 0.180583

采用Cache速度提高倍数 ρ= TM / TA = 1 / 0. 180583 = 5.5376 倍

4-38磁盘组有6片磁盘，最外两侧盘面可以记录，存储区域内径22cm，外径33cm，道密度为40道/cm，内层密度为400位/cm，转速3600转/分。

（1）共有多少存储面可用？

（2）共有多少柱面？

（3）盘组总存储容量是多少？

（4）数据传输率是多少？

解：① 每片有2个记录面，且最外两侧盘面可以记录可用存储面数= 2×6 = 12

② 柱面数=（（33—22）÷2）×40=220

③ 每道存储容量= 22×π×400 = 27646 bit = 3455 B

盘组总存储容量=每道存储容量×柱面数×存储面数=

= 220×12×3455 B =9121200 B= 8907.422 KB = 8.7 MB

④ 数据传输率= 27646×3600 / 60 = 1658760 bps = 1.659×106 B/S

4-39 某磁盘存储器转速为3000转/分，共有4个记录盘面，每毫米5道，每道记录信息12 288字节，最小磁道直径为230mm，共有275道，求：

（1）磁盘存储器的存储容量；

（2）最高位密度（最小磁道的位密度）和最低位密度；

（3）磁盘数据传输率； Tag 组号 字 字节 7位 9位 3位 2位

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计算机组成原理部分答案

计算机组成原理部分答案

- 1 - 4．6 某机字长为32位，其存储容量是64KB，按字编址的寻址范围是多少？若主存按字节编址，试画出主存字地址和字节地址的分配情况。

解：

主存容量64KB，如果按字编址，有64KB / 4B = 16K 个可寻址单元

寻址范围是 214或0 ~ 16K-1

如果按字节编址，有64K个可寻址单元。

每个字包含4个字节。

用二进制表示的地址，字地址的最低2位是00。

4、7. 一个容量为16K×32位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？

1K×4位，2K×8位，4K×4位，16K×1位，4K×8位，8K×8位

解：地址线和数据线的总和 = 14 + 32 = 46根；

选择不同的芯片时，各需要的片数为：

1K×4：（16K×32） / （1K×4） = 16×8 = 128片

2K×8：（16K×32） / （2K×8） = 8×4 = 32片

4K×4：（16K×32） / （4K×4） = 4×8 = 32片

16K×1：（16K×32）/ （16K×1） = 1×32 = 32片

4K×8：（16K×32）/ （4K×8） = 4×4 = 16片

8K×8：（16K×32） / （8K×8） = 2×4 = 8片

4.15 设CPU共有16根地址线，8根数据线，并用MREQ（低电平有效）作访存控制信号，W/R作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出CPU和存储芯片的连接图。要求：

（1）最小4K地址为系统程序区，4096~16383地址范围为用户程序区；

（2）指出选用的存储芯片类型及数量；

（3）详细画出片选逻辑。

计算机组成原理习题答案第六章

计算机组成原理习题答案第六章

１ ．如何区别存储器和寄存器？ 两者是一回事的说法对吗？

解：存储器和寄存器不是一回事。存储器在CPU 的外边，专门用来存放程序和数据，访问存储器的速度较慢。寄存器属于CPU 的一部分，访问寄存器的速度很快。

２ ．存储器的主要功能是什么？ 为什么要把存储系统分成若干个不同层次？ 主要有

哪些层次？

解：存储器的主要功能是用来保存程序和数据。存储系统是由几个容量、速度和价存储系统和结构各不相同的存储器用硬件、软件、硬件与软件相结合的方法连接起来的系统。把存储系统分成若干个不同层次的目的是为了解决存储容量、存取速度和价格之间的矛盾。由高速缓冲存储器、主存储器、辅助存储器构成的三级存储系统可以分为两个层次，其中高速缓存和主存间称为Cache － 主存存储层次（Cache 存储系统） ；主存和辅存间称为主存— 辅存存储层次（虚拟存储系统） 。

３ ．什么是半导体存储器？ 它有什么特点？

解：采用半导体器件制造的存储器，主要有MOS 型存储器和双极型存储器两大类。半导体存储器具有容量大、速度快、体积小、可靠性高等特点。半导体随机存储器存储的信息会因为断电而丢失。

４ ．SRAM 记忆单元电路的工作原理是什么？ 它和DRAM 记忆单元电路相比有何异

同点？

解：SRAM 记忆单元由６ 个MOS 管组成，利用双稳态触发器来存储信息，可以对其进行读或写，只要电源不断电，信息将可保留。DRAM 记忆单元可以由４ 个和单个MOS管组成，利用栅极电容存储信息，需要定时刷新。

５ ．动态RAM 为什么要刷新？ 一般有几种刷新方式？ 各有什么优缺点？

解：DRAM 记忆单元是通过栅极电容上存储的电荷来暂存信息的，由于电容上的电荷会随着时间的推移被逐渐泄放掉，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过程就叫做刷新。常见的刷新方式有集中式、分散式和异步式３ 种。集中方式的特点是读写操作时不受刷新工作的影响，系统的存取速度比较高；但有死区，而且存储容量越大，死区就越长。分散方式的特点是没有死区；但它加长了系统的存取周期，降低了整机的速度，且刷新过于频繁，没有充分利用所允许的最大刷新间隔。异步方式虽然也有死区，但比集中方式的死区小得多，而且减少了刷新次数，是比较实用的一种刷新方式。

《计算机组成原理》第3章习题答案

《计算机组成原理》第3章习题答案

第3章习题解答

1 1．．指令长度和机器字长有什么关系指令长度和机器字长有什么关系??半字长指令、单字长指令、双字长指令分别表示什

么意思么意思? ?

解：解：指令长度与机器字长没有固定的关系，指令长度与机器字长没有固定的关系，指令长度可以等于机器字长，指令长度可以等于机器字长，指令长度可以等于机器字长，也可以大于或也可以大于或

小于机器字长。通常，把指令长度等于机器字长的指令称为单字长指令；把指令长度等于机器字长的指令称为单字长指令；指令长度等于半个指令长度等于半个

机器字长的指令称为半字长指令；指令长度等于两个机器字长的指令称为双字长指令。机器字长的指令称为半字长指令；指令长度等于两个机器字长的指令称为双字长指令。

2 2．．零地址指令的操作数来自哪里零地址指令的操作数来自哪里??一地址指令中，另一个操作数的地址通常可采用什么寻址方式获得寻址方式获得??各举一例说明。各举一例说明。

解：解：双操作数的零地址指令的操作数来自堆栈的栈顶和次栈顶。双操作数的一地址指令

的另一个操作数通常可采用隐含寻址方式获得，即将另一操作数预先存放在累加器中。例如，

前述零地址和一地址的加法指令。前述零地址和一地址的加法指令。

3 3．某机为定长指令字结构，．某机为定长指令字结构，．某机为定长指令字结构，指令长度指令长度16位；每个操作数的地址码长6位，指令分为无

操作数、单操作数和双操作数三类。操作数、单操作数和双操作数三类。若双操作数指令已有若双操作数指令已有K种，无操作数指令已有L种，问

单操作数指令最多可能有多少种单操作数指令最多可能有多少种??上述三类指令各自允许的最大指令条数是多少上述三类指令各自允许的最大指令条数是多少? ? 解：解：解：X= (2X= (24一K)×26一[L/26]

双操作数指令的最大指令数：双操作数指令的最大指令数：双操作数指令的最大指令数：224一1。

单操作数指令的最大指令数：15×2单操作数指令的最大指令数：15×26一l(l(假设双操作数指令仅假设双操作数指令仅1条，为无操作数指令留

《计算机组成原理》第三章课后题参考答案

《计算机组成原理》第三章课后题参考答案

可编辑修改

精选doc 第三章课后习题参考答案

1． 有一个具有20位地址和32位字长的存储器，问：

（1） 该存储器能存储多少个字节的信息？

（2） 如果存储器由512K×8位SRAM芯片组成，需要多少芯片？

（3） 需要多少位地址作芯片选择？

解：（1）∵ 220= 1M， ∴ 该存储器能存储的信息为：1M×32/8=4MB

（2）（1024K/512K）×（32/8）= 8（片）

（3） 需要1位地址作为芯片选择。

3． 用16K×8位的DRAM芯片组成64K×32位存储器，要求：

(1) 画出该存储器的组成逻辑框图。

(2) 设DRAM芯片存储体结构为128行，每行为128×8个存储元。如单元刷新间隔不超过2ms，存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？

解：（1）组成64K×32位存储器需存储芯片数为

N=（64K/16K）×（32位/8位）=16（片）

每4片组成16K×32位的存储区，有A13-A0作为片内地址，用A15 A14经2：4译码器产生片选信号 ，逻辑框图如下所示： 可编辑修改

精选doc （2）根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读/写周期为0.5us，如果采用集中刷新，有64us的死时间，肯定不行；

所以采用分散式刷新方式：

设16K×8位存储芯片的阵列结构为128行×128列，按行刷新，刷新周期T=2ms，则分散式刷新的间隔时间为： t=2ms/128=15.6(s) 取存储周期的整数倍15.5s(0.5的整数倍)

则两次刷新的最大时间间隔发生的示意图如下

可见，两次刷新的最大时间间隔为tMAX

tMAX＝15.5×2－0.5＝30.5 (μS)

对全部存储单元刷新一遍所需时间为t R

t R＝0.5×128=64 (μS)