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基于FPGA的语音录制与回放系统

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基于FPGA的语音录制与回放系统作者：曾繁政,王明娟,曲艺,李立礼来源：《现代电子技术》2010年第16期摘要:系统用FPGA实现了I2C总线控制器,以Altera公司的NiosⅡ嵌入式软处理器为核心,结合高品质数字信号音频编/解码芯片WM8731成功地实现了语音的录制及回放功能,同时利用Matlab 7.0.4软件对所采集的语音数据进行仿真。

系统采用SoPC技术,自行设计采集模块和I2C 协议驱动模块,并通过AWALON总线挂载在Nios软核上实时高速采集与回放。

实践表明,系统具有集成度高,稳定性好,实时性强的特点。

关键词:SoPC; FPGA; I2C总线; WM8731中图分类号:TN495-34文献标识码:A文章编号:1004-373X(2010)16-0066-03Voice Recording and Playback System Based on FPGAZENG Fan-zheng1, WANG Ming-juan2,QU Yi2, LI Li-li1(1.Hezhou University, Hezhou 542800, China;2.Qinzhou University, Qinzhou 535000, China )Abstract:The system achieves the I2C bus controller in the FPGA , the voice recording and playback functions are realized successfully in combination with high-quality digital signal audio encoder/decoder chip WM8731 based on Altera Corporation NiosII embedded soft processor. At the same time, the collected voice data is simulated taking advantage of MATLAB 7.0.4. The system uses SoPC technology to design their own acquisition module and I2C protocol driver module, and carries on real-time and high-speed acquisition and playback through AWALON bus mounted on NIOS soft-core. Practice shows that the system has high integration, good stability and high real-time performance.Keywords:SoPC; FPGA; I2C bus; WM87310 引言随着微电子技术的发展,系统集成向高速、高集成度、低功耗发展已经成为必然,同时SoPC 技术也应用而生。

SoPC将软硬件集成于单个可编程逻辑器件平台,使得系统设计更加简洁灵活。

SoPC综合了SoC,PLD和FPGA的优点,集成了硬核和软核CPU、OSP、存储器、外围I/O 及可编程逻辑,用户可以利用SoPC平台自行设计高速、高性能的CPU和DSP处理器,使得电子系统设计进入一个崭新的模式[1-10]。

该设计运用SoPC技术实现嵌入式数字化语音录制与回放。

其中,介绍了在FPGA上构建WM8731的I2C总线,以及数字化语音在SRAM中的存储, 并利用Matlab 7.0.4软件对所采集的语音数据进行仿真。

SoPC是现在电子技术、电子系统设计的汇聚点和发展方向。

充分体现了其高性能、设计灵活和易用等特点。

1 系统整体方案系统以Altera公司的FPGA 芯片Ⅱ系列)EP2C35F672C6NK为平台,结合音频编/解码芯片WM8731实现语音录制与回放。

该FPGA芯片具有丰富的片内资源,大量的逻辑宏单元和多个硬件乘法器,大量的自定义I/O接口,此外还有4个锁相环,为系统提供实时时钟。

设计中充分利用了FPGA的高速并行和Avalon总线自定义硬件外设的优势,从而构建了一个高集成度、高性能的系统。

语音通过话筒输入,由音频编/解码芯片WM8731以8 kHz的A/D采样率转换成16位PCM 码缓存。

此外,为确保采集的语音数据不丢失,先将语音存储在SRAM中,再作后续处理。

整体系统框架图1所示。

图1 系统总体设计框架1.1 芯片工作原理音频编/解码芯片WM8731上电后必须将工作模式设置在系统要求的状态下,因此上电后需要用编写程序模块对芯片的工作模式进行设置。

该语音编/解码芯片有多种工作模式,A/D变换后,语音的采样频率与采样位宽都需要根据系统的具体要求,合理配置。

语音芯片的配置时序为I2C模式,芯片接口为主模式,即由WM8731提供位时钟,A/D转换和D/A转换的左、右声道控制相位时钟,以及转换后的数据PCM码输送给FPGA处理器。

以下为芯片配置字列表,WM8731内部控制字寄存器有16个,在芯片初始化时,在制作ROM表格中完成。

相应的程序设置如下:SET_LIN_L:LUT_DATASET_LIN_R:LUT_DATASET_HEAD_L:LUT_DATASET_HEAD_R:LUT_DATAA_PATH_CTRL:LUT_DATAD_PATH_CTRL:LUT_DATAPOWER_ON:LUT_DATASET_FORMAT:LUT_DATASAMPLE_CTRL: LUT_DATASET_ACTIVE:LUT_DATA1.2 配置单元模块配置单元模块综合顶层图如图2所示。

从程序编译分析报告(见图3)可以得出,该单元模块消耗了个逻辑单元,它作为语音采集模块的一个子模块。

在配置电路中,模块CLOCK_50将输入的50 MHz系统时钟分频为1 MHz,作为I2C总线模块的工作时钟,CLOCK_50模块中写出的上面程序代码是一个表格,存储了配置的控制字。

I2C总线模块的I2C_SDAT和I2C_SCLK 是数据线和时钟线,DE2板固定分配了专门的I2C数据线和时钟线的引脚线。

图2 配置模块综合顶层图1.3 语音采集模块语音采集单元顶层综合模块如图4所示。

系统通过语音采集模块将语音芯片采集的声音数据串/并转换为16位PCM码,声音数据传送至SRAM存储器内保存,这里设置了4 s录音时间,用户1次输入3个孤立词(如数字),4×8 KB=32 KB,考虑到32 KB的原始数据需要预处理、FIR滤波和归一化。

断点检测,所有处理后的数据仍然存入后续的SRAM地址中。

检测出的孤立词分别存入独立首地址后面。

图3 配置单元模块编译报告图4 语音采集单元顶层综合模块1.4 语音采集实时采样锁相环PLL给予WM8731工作在18.4 MHz时钟频率下,通过I2C总线控制器设置WM8731工作在的采样频率下。

图5为在嵌入式逻辑分析仪(SignalTap Ⅱ Logic Analyzer)下语音采集控制器的采样图。

图5语音采集控制器的采样图图5为实时采集图,测试人现场读入语音数据,模块实时进行语音采集回放。

从图中可见,左对齐语音采集过程一共有19个脉冲,其中前16个脉冲为有效语音数据提取脉冲,后3个脉冲为将来处理扩展预留。

有效语音提取出来之后便存入SRAM中。

该模块通过计数器,从启动录音开始,自动录制4 s的语音信号。

2 语音录制回放仿真经WM8731采集的语音信号转换并存储于SRAM,然后用SRAM中的数据将SRAM的语音数据导出,图6为语音采集模块处理后作者录入的数字符号“1234”效果图。

图6 Matlab软件提取FPGA实时采集效果图图6是通过DE2控制面板软件读取SRAM前数据(地址:0~0x1FFFF)在Matlab软件上画出来的图形,同时为了对比,通过Matlab自带的[y,fs,bits]=wavread(′Blip′,[N1 N2]),进行同样话语的录制,用sound(x,fs,bits)对声音进行回放,仿真结果见图6、图7。

从仿真图可看出,以Matlab平台为标准,FPGA实时采集与现实吻合。

图7 Matlab软件仿真3 结语该系统充分利用了FPGA的高速处理能力,自行设计采集模块和I2C协议驱动模块,并通过AWALON总线挂载在Nios软核上,很好地实现了实时高速采集回放,充分体现了FPGA的优越性能。

同时结合SoPC设计理念,使系统一片式整合。

参考文献[1]赵力.语音信号处理[M].北京:机械工业出版社,2003.[2]夏宇闻.Verilog数字系统设计教程[M].北京:北京航空航天大学出版社,2003.[3]Altera. Nios II processor reference handbook[M]. Taiwan: Altera Corporation, 2006.[4]Altera. Avalon bus specification[M]. Taiwan: Altera Corporation, 2002.[5]方苗,陈泽文,彭橙廉.SoPC设计中的用户自定义逻辑[J].计算机工程,2004,30(17):42-44.[6]Altear. Quartus II version 7.0 handbook[M]. Taiwan: Altera Corporation, 2007.[7]方茁,彭澄廉,陈泽文.基于Nios Ⅱ的SoPC设计[M].计算机工程与设计,2004,25(4):504-507.[8] 赵丽娜,侯义斌,黄樟钦,等.基于FPGA的嵌入式语音识别控制系统[J].小型微型计算机系统,2007(8):1527-1531.[9]贾龙,林岩.基于DSP和FPGA的高速数据采集系统的设计及应用[J].电子测量技术,2007,30(5):95-97,100.[10]王金明.数字系统设计与Verilog HDL[M].北京:电子工业出版社,2009.。

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基于FPGA的数据采集和回放系统的结构的设计

基于FPGA的数据采集和回放系统的结构的设计

摘要数据采集系统一般由数据输入通道、数据存储与管理、数据处理、数据输出及显示这五个部分组成。

输入通道要实现对被测对象的检测、采样和信号转换等工作。

数据存储与管理要用存储器把采集到的数据存储起来，建立相应的数据库，并进行管理和调用。

本课题设计了以FPGA 为核心逻辑控制模块的高速数据采集和回放系统，设计中采用了自顶向下的方法,先从系统的角度分析该系统要完成哪些功能。

用系统级行为描述表达一个包含输入输出的顶层模块，同时完成整个系统的模拟与性能分析。

然后将系统划分为各个功能模块，详细论述了各模块的设计方法和控制流程。

FPGA 模块设计使用VHDL语言,在QUARTUSII中实现软件设计和完成仿真。

最后在硬件上进行试验结果的验证，根据实验结果作修改后得出结果。

本文给出了一些模块图形及端口说明和设计实现的思想,整个采集系统可实现现场模拟信号采集和信号的频率计数。

关键词：FPGA 数据采集时钟逻辑运算VHDL语言AbstractGenerally,data acquisition system is made of the data input channels,data storage and management,data processing,data output and display of these five parts.Input channels of the measured object in order to achieve the detection,sampling and signal conversion and so on .Data storage memory is used and managed to store data collected,which creats the corresponding database,and management and calls.The topic is designed to FPGA logic control module as the core of the high-speed data acquisition and playback system,which is used the method of top-down approach.In the first place,the perspective of system analysis of the system which functions to complete act with system-level descripition of the expression that contains the top-level input and output modules,at the same time the whole system simulation and performance analysis. Then the system is divided into various functional modules,which are use the language of VHDL in QUARTUSII to achieve the completion of the design and simulation software.Finally,it has test results for hardware verification,in accordance with the revised results for the outcome. In this paper, it has gave a number of modules and port descripition and graphic design ideas. The entire sampling system can be realized at the scene analog signal sampling and signal frequency count.[2 16 17]Key words：FPGA data acquisition clock logic count the language of VHDL目录摘要 (I)Abstract ............................................................................................................................... I I 绪论 .. (1)1 系统的总体结构 (3)1.1 基于FPGA的数据采集和回放系统的结构 (3)1.2 系统组成框图介绍 (4)2 系统原理与方案选择 (5)2.1 AD芯片选型及其原理 (5)2.1.1 AD芯片的选型 (5)2.1.2 ADC0809的引脚功能 (5)2.1.3 ADC0809应用说明及时序图 (6)2.2 频率测量原理及方案选择 (7)2.2.1 直接测频法原理 (7)2.2.2 等精度测频原理 (8)2.2.3 测频方法的选择 (9)2.3 FPGA内部运算模块的设计原理 (9)2.4 LED数码管显示原理及方案选择 (9)2.4.1 LED数码管的工作原理 (9)2.4.2 FPGA实现LED数码管静态显示控制实现原理 (9)2.4.3 采用FPGA实现LED数码管动态显示控制实现原理 (10)2.4.4 LED数码管显示方案的选择 (10)3 系统设计及主要模块的实现 (11)3.1 系统设计的顶层实体原理 (11)3.2 AD控制转换功能模块的设计 (11)3.2.1 AD控制转换模块的端口说明 (11)3.2.2 AD控制转换控制模块的编程思想 (12)3.2.3 该模块的仿真波形及分析 (13)3.3 频率计模块 (13)3.3.1 检测模块的端口说明及编程实现 (13)3.3.2 频率控制模块端口说明及编程实现 (14)3.3.3 计数模块端口说明及编程实现 (16)3.3.4 锁存模块端口说明及编程实现 (17)3.4 分频模块 (18)3.4.1 分频模块的端口说明及编程实现 (19)3.5 LED数码管显示 (20)3.5.1 LED数码管的端口说明及编程实现 (20)3.6 LED点阵显示模块 (21)3.6.1 该模块端口说明及编程实现 (22)4 软硬件调试 (24)4.1 软件使用中遇到的问题 (24)4.2 AD转换工作中遇到的问题 (24)4.3 频率计遇到的问题 (24)4.3.1 计数模块 (24)4.3.2 频率控制模块 (25)4.3.3 频率计 (25)4.4 点阵调试遇到的问题 (25)4.5 系统调试现象 (25)结论 (26)致谢 (27)参考文献 (28)附录系统程序 (29)绪论在进入21世纪以后，伴随着半导体工艺的发展，集成电路的规模、性能和市场都有着突飞猛进的发展，越来越多的大规模集成电路被应用都计算机、通信、电子等领域。

基于FPGA的电子琴动态录音与回放系统的设计

基于FPGA的电子琴动态录音与回放系统的设计

基于ＦＰＧＡ的电子琴动态录音与回放系统的设计作者：李雪梅来源：《现代电子技术》2009年第03期摘要：大多数的电子琴设计都有弹奏和播放功能,但能自动对弹奏的乐曲进行动态录音并可改变回放快慢的设计却很少,而该设计采用VHDL语言有限状态机的设计方法对ROM/RAM 控制电路进行编程,基于QuartusⅡ6.0开发平台仿真编译,下载到FPGA芯片(CycloneIIEP2C8Q208)中测试,准确地实现了电子琴动态录音与回放并快慢可调功能。

实验表明采用FPGA实现音乐存储、动态录音与回放演奏系统是可行的,为实现音乐存储与播放展示了良好的应用前景,也为各类多媒体大容量语音芯片系统设计提供了一种新的技术方法。

关键词：FPGA;VHDL;状态机；录音与回放中图分类号：TN40文献标识码：B文章编号：1004-373X(2009)03-130-03Design of Electronic Organ System Recording and Replaying Based on FPGALI Xuemei(Leshan Teachers College,Leshan,614000,China)Abstract：Most designs of electronic organs have the essential functions of playing and replaying,but few are equipped with the device of dynamic recorging of the music being played and the device of speed adjustment.This design is based upon QuartusⅡ6.0,adopting the design of VHDL state machine,thus making the recording and replaying speed of the electronic organ adjustable,which indicates that it is feasible to adopt FPGA to record and replay music.This design brings forth a favorable prospect for music recording and replaying and provids a new technic for the design of bulky sound chips of diversified multimedia.Keywords：FPGA;VHDL;state machine;recording and repalying0 引言乐曲都是由一连串的音符组成,因此按照乐曲的乐谱依次输出这些音符所对应的频率,就可以在扬声器上连续地发出各个音符的音调。

基于FPGA的PC机声卡语音采集系统的设计

基于FPGA的PC机声卡语音采集系统的设计


4、结论
图 6 音频信号输出模块时序仿真
语音处理技术作为现代一项高新技术， 是开发人
工智能化，实现人机对话的重要手段。 本文设计了一种
基于 FPGA 的面向 PC 机声卡进行语音采集处理系统，
非常实用，具有广泛的应用前景，但该设计主要完成了
了信息的采集部分以及必要的数据控制， 处理部分还
有很多工作可做， 下一步重点要将信息处理的相关算
如图 5 所示，该模块调用了串入并出模块。Key1 控 制这个模块的数据输入允许端。 允许接收时，连续变化 的模拟信号通过抽样、量 PCM 编码转换为数字音频信 号输入，产生一个 SYNC 信号，此信号标志着这个输入 帧的开始。 当帧首隙中数据可用，对应的时隙数据允许 输出，即 sl 为 0，数据并行输出。 当首隙中数据对应时 隙数据不可用时，sl 为 1，输出数据为上一次数据。 数 据完成串并转换后储存在寄存器中，等待着输出。 本次
图 2 数据帧时隙分配
3.1 串入并出模块
图 3 串入并出模块时序仿真
其仿真图 3 如下所示， 其中 sl 控制这个模块的串 行 输 入 允 许 端 。 当 sl 为 0 时 ， 时 钟 沿 下 降 沿 触 发 ， dataout 输出并行数据。该信号输入时，就被置入 tmpreg （0）中，然后该模块开始并行移位输出。 本次仿真输入 数据是周期为 162.8ns 的方波信号。时钟的采样周期为 81.4ns，沿下降沿读取数据，在 sl 为 0 时 ，时 钟 沿 下 降 沿时数据输出， 图中可以看出数据在寄存器中移位输 出 ，在 692.9ns 处 数 据 输 出 ，输 入 数 据 为 01010101，输 出为 00055。 因为数据输入只有 8 位，不足 20 位，所以 在数据输出高位上补零。
基于FPGA控制的数字化语音存储与回放系统

基于FPGA控制的数字化语音存储与回放系统

基于FPGA控制的数字化语音存储与回放系统一．功能说明数字化语音存储与回放系统的作用是对语音进行录音和放音，并实现数字化控制。

能够做到语音回放的方法有很多，本课题研究的是基于FPGA控制下的语音存储与回放系统。

关键词：语音录放；数模转换；模数转换；FPGA二．基本原理通过拾音器获取声音信号，然后经过放大器1把信号放大，再通过带通滤波器滤除带外的低频信号和高次谐波，保证语音信号不失真地通过滤波器，而后信号通过模数转换电路将模拟量转换为数字量，再经可编程器件送给存储芯片。

回放过程与存储过程相反，最后通过耳机将拾取的声音回放出来，其示意图如图1.1所示。

1. 此电路系统的参数及要求如下：1.放大器1的增益为46dB，放大器2的增益为40dB，增益均可调；2.带通滤波器：通带为300Hz～3.4kHz ；＝8kHz，字长＝8位；3.ADC：采样频率fs4.语音存储时间≥10秒；＝8kHz，字长＝8位；5.DAC：变换频率fc6.回放语音质量良好。

不能使用单片语音专用芯片实现本系统。

图1.1 数字化语音存储与回放系统示意图2.数字化语音存储与回放系统硬件电路2.1放大器1即音频信号放大电路音频信号放大电路如图1.2所示。

第一级放大（－4.7）倍。

IRFD120实现自动增益控制，当开关打到1的位置是增益自动控制，当开关打到2的位置是手动控制。

增益自动、手动控制是利用场效应管工作在可变电阻区，漏源电阻受栅源电压控制的特性。

第二级放大（＋101）倍。

第三级放大倍数可调最大（－20）倍，保证ADC0809满量程转换。

图1.2 音频信号放大电路2.2带通滤波器带通滤波器如图1.3所示。

实测带通300Hz～3300Hz。

保证语音信号不失真地通过滤波器，滤除带外的低频信号和高次谐波。

图1.3 带通滤波器2.3模数转换电路模数转换电路如图1.4所示。

题目要求采样频率f＝8kHz，字长＝8位，可s选择转换时间不超过125μS的8位A/D转换芯片，ADC0809的转换时间为100μs，可选用ADC0809。