实验一 原理图输入方式设计数字逻辑电路

实验一简单逻辑电路的原理图设计实验目的（1）学习并掌握QuartusⅡ开发系统的基本操作。

（2）学习并掌握在QuartusⅡ中原理图设计电路的方法。

（3）掌握在QuartusⅡ中设计简单逻辑电路的方法。

（4）掌握CPLD/FPGA的开发流程。

（5）掌握EDA实验开发系统的使用。

实验仪器设备（1）PC一台。

（2）QuartusⅡ开发软件一套。

（3） EDA技术实验开发系统一套。

实验要求（1）预习教材中的相关内容。

（2）阅读并熟悉本次实验的内容。

（3）用图形输入方式完成电路设计。

（4）分析功能仿真与时序仿真的差别。

（5）下载电路到EDA实验系统验证结果。

实验任务设计一个２－４线译码器并进行仿真、下载验证。

（１）２－４线译码器的逻辑线路图，在QuartusⅡ软件中完成的２－４线原理图，如下图一所示。

（２）原理图设计，编译和仿真方法与步骤。

１） 建立工程，主要包括建立工程文件，选择需要加入的文件和库，选择目标器件，选择第三方EDA 工具，结束设置。

２） 建立原理图文件，主要包括建立原理图／图表模块文件，放置元件符号，连接各元器件并命名，保存文件。

３） 对设计进行编译。

４） 仿真，主要过程包括建立矢量波形文件，添加端口或结点，编辑输入信号并保存文件，仿真。

（３） 引脚图分配。

引脚分配是为了对所涉及的工程进行硬件测试，将输入输出信号锁定在器件确定的引脚上，选择Assignment|Pins 菜单命令，确定本项目所有的输入输出引脚名，然后重新编译工程。

（４） 下载编程／配置步骤。

当连接好实验系统的下载电缆后，打开Quartus Ⅱ７．２软件，Quartus Ⅱ软件主界面中选择Tools |Programer 菜单命令，打开编程器对话框，查看左上角的Hardware 栏中硬件是否已经安装。

VCCAINPUTVCCBINPUT OUT1OUTPUT OUT2OUTPUT OUT3OUTPUT OUT4OUTPUT AND2instAND2inst1AND2inst2AND2inst3NOTinst4NOTinst5图一 实验原理图实验报告与总结实验仿真结果与分析。

实验一逻辑电路的设计与分析一．实验目的：1.基本熟悉数字电路实验箱和示波器的使用2.掌握逻辑电路的设计方法，并且掌握推导逻辑表达式的方法3.会根据逻辑表达式来设计电路二．实验仪器及器件：1.数字电路实验箱，示波器2.器件：74LS00（简化后，无需使用，见后面）74LS86（异或门），74LS197三．实验内容：设计一个代码转换电路，输入为4位8421码输出为4位循环码（格雷码）。

四．实验步骤：步骤一：用逻辑开关模拟二进制代码输入，并把输出接LED灯并检查电路，看电路是否正常工作步骤二：用74LS197计数器构成四位计数器，即十六进制计数器作为输入信号源。

首先74LS197的CP0接连续脉冲作为时钟输入，然后Q0与CP1连接，再将MR,PL接地，那么Q3，Q2，Q1，Q0就是计数器的输出。

将Q3，Q2，Q1，Q0分别接LED灯，看是否工作正常。

注：接完后，MR,PL要接回高电压或不接任何东西即拨开，重新打开电源，才能启动计数器步骤三：计数器正常后，将Q3直接作为输出G3，将Q3和Q2接74LS86（异或门）的输入端，则输出端即为G2，将Q2和Q1接74LS86（异或门）的输入端，则输出端即为G1，将Q1和Q0接74LS86（异或门）的输入端，则输出端即为G0，将G3，G2，G1，G0，Q3，Q2，Q1，Q0，CP0接入示波器的通道接口，进行数据观察注：当接入示波器的通道接口时，要将连续脉冲调至10KHz的方波步骤四：用示波器观察并记录G3，G2，G1，G0，Q3，Q2，Q1，Q0，CP0的波形。

注：注意电压波形图之间的相位关系五．实验报告1.逻辑电路设计过程（1）根据给定的输入4位8421码和输出4位循环码的因果关系列出真值表（2）由真值表画出卡诺图并写出逻辑表达式且对其进行化简变换 3G33Q G =∴8421码表 循环码表 Q 3 Q 2 Q 1 Q 0 G 3 G 2 G 1 G 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 111112G2323232Q Q Q Q Q Q G ⊕=+=∴1G1212121Q Q Q Q Q Q G ⊕=+=∴0G0101010Q Q Q Q Q Q G ⊕=+=∴（3）根据逻辑表达式画出逻辑图，测试逻辑功能2.用Proteus软件画出电路图并仿真电路功能（1）（2）仿真效果与功能如图为逻辑电路输入3210,,,Q Q Q Q 波形图如图为逻辑电路输出3210,,,G G G G 波形图2.按实验内容描述在实验箱上完成实验的过程，分析实验中出现的问题，记录并打印出波形，并分析波形与电路功能的关系记录波形：注：上方按由上至下顺序为输出3210,,,G G G G 波形，下方按由上至下顺序为输入1230,,,Q Q Q Q 波形实验过程出现的问题：在连接示波器的通道时没有按照顺序来连入，导致示波器上图像并没有按照由上至下的顺序显示。

数字逻辑电路实验课程设计课程概述数字逻辑电路是计算机基础知识的重要组成部分，也是计算机专业课程中的重要一环。

本实验旨在通过实际操作，加深学生对数字逻辑电路原理的理解，增强学生动手实践能力，为以后相关课程的学习打下基础。

实验内容本实验的主要内容为数字逻辑电路的设计和仿真，其中包括以下几个实验项目：实验一：基础逻辑门的实现通过实验一，学生将掌握数字逻辑电路中基础逻辑门的实现方法。

实验中，学生会使用基础逻辑门实现多功能逻辑电路，练习基础逻辑电路的搭建和仿真。

实验二：组合逻辑电路的设计实验二主要是组合逻辑电路的设计与仿真。

学生将会独立设计组合逻辑电路，并调试仿真运行结果，本实验对于提高学生对组合逻辑电路理论的理解和实际操作能力有非常重要的作用。

实验三：时序逻辑电路的设计实验三主要是时序逻辑电路的设计与仿真。

学生将会掌握时序逻辑电路的设计方法，理解时序逻辑电路的工作原理。

本实验将从理论到实践，帮助学生更好的掌握时序逻辑电路的应用。

实验要求•学生需要在上课前自行预习相关知识，对每个实验项目做好实验前的准备工作。

•实验过程中，学生需要根据实验要求，独立完成实验任务，并认真记录实验过程和实验数据。

•实验报告需要按照规定格式书写，其中需包含实验目的、实验原理、实验过程、实验结果及分析等内容。

•实验完成后，需要将实验报告在规定时间内提交给授课教师，如需重做实验，需要重新安排实验时间。

实验评分每个实验项目的实验报告占总成绩的30%。

实验报告将按照格式、实验完成情况以及实验结果分析等的得分进行评分。

实验报告迟交或抄袭者，将会被计入不及格分数。

实验工具本实验需要使用电路模拟软件进行实验操作，建议使用PSPICE或MULTISIM等相关软件。

学生需要提前安装或下载相关软件，并进行必要的学习和练习。

实验总结数字逻辑电路实验是计算机专业非常重要的实践环节。

通过本实验，学生将了解到数字逻辑电路的设计与原理，并能够熟练掌握数字逻辑电路仿真工具的使用。

CPLD实验报告记录表姓名：顾宝亮班级：通工0909班学号：03091327（08）成绩：一实验名称用原理图输入法设计门电路用文本输入法设计门电路二实验目的（1）掌握PLD芯片的基本使用方法，熟悉EDA软件MAX+plusⅡ操作。

（2）学会利用软件仿真和硬件实现对数字电路的逻辑功能进行验证和分析。

（3）能够利用CPLD器件开发具有基本与非逻辑功能的数字电路。

（4）进一步熟悉MAX+plusⅡ软件，学习用文本输入法设计电路。

（5）进一步熟悉CPLD数字电路设计流程。

（6）学习初步的VHDL程序设计方法。

三实验原理可编程逻辑实验是建立在数字电路基础上的一个更高层次的设计性试验。

它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。

四实验结果实验1（1）F=A原理图F=A仿真：（2）①F=AB原理图F=AB仿真：②F=AB+CD原理图F=AB+CD仿真：③二位二进制全加器原理图全加器仿真：实验2（1）①与门编译文本仿真：②或门编译文本仿真：③与非门编译文本仿真：④或非门编译文本仿真：⑤异或门编译文本仿真：⑥同或门编译文本仿真：+编译文本（2）①F=a bc d+仿真：F=a bc d++编译文本②F=a b cd a++仿真：F=a b cd a原文已完。

下文为附加文档，如不需要，下载后可以编辑删除，谢谢！施工组织设计本施工组织设计是本着“一流的质量、一流的工期、科学管理”来进行编制的。

编制时，我公司技术发展部、质检科以及项目部经过精心研究、合理组织、充分利用先进工艺，特制定本施工组织设计。

一、工程概况：西夏建材城生活区27#、30#住宅楼位于银川市新市区，橡胶厂对面。

本工程由宁夏燕宝房地产开发有限公司开发，银川市规划建筑设计院设计。

本工程耐火等级二级，屋面防水等级三级，地震防烈度为8度，设计使用年限50年。

本工程建筑面积:27#楼3824.75m2;30#楼3824.75 m2。

数字电路与逻辑设计实验实验报告实验一 QuartusⅡ原理图输入发设计与实现学院：信息与通信工程学院班级：2011xxxxxx班姓名：xxx学号：xxxxxxxxxx一、报告概要1.实验名称：QuartusⅡ原理图输入发设计与实现2.实验任务要求：1）用逻辑门设计一个半加器，仿真验证其功能，并生成新的半加器图形模块单元2）用刚生成的半加器模块和逻辑门设计与实现一个全加器，仿真验证其功能，并下载到实验板测试，要求拨码开关设定为输入，发光二级管设定为显示输出。

3）用3-8译码器和逻辑单元设计和实现函数F=C B A +C BA +CB A +CBA,仿真验证其功能，下载到实验板测试。

要求拨码开关设定为输入信号，发光二极管显示输出信号。

二、设计思路与过程（1）半加器1）半加器的应有两个输入值，两个输出值。

A表示加数，B表示被加数，S表示半加和，C表示向高位的进位。

23或门的输出，C为与门的输出。

4）利用QuartusII仿真实现其逻辑功能，并生成新的半加器图形模块单元。

(2)全加器1）全加器可以由两个半加器和一个或门构成。

全加器有三个输入值，两个输出值：A为加数，B为被加数，C为低位向高位的进位3) 利用全加器的逻辑表达式和半加器的逻辑功能，实现全加器。

(3) 3线—8线译码器（74L138）1）利用QuartusII选择译码器（74L138）的图形模块单元。

2）逻辑函数为F=C B A +C B A +C B A +CBA，真值表如下30247和一个与非门实现。

将译码器输出端Y0、Y2、Y4、Y7作为输入端接到与非门即可实现函数。

三、实验原理图1.半加器2.全加器3.3线-8线译码器四、仿真波形图1.半加器2.全加器3.3线-8线译码器五、仿真波形图分析1.半加器仿真波形图分析：当半加器的2个输入端都输入0时，即A=B=0时，则有输出：半加和S=0，进位端C=0。

当半加器2个输入端有一个为1时，即A=1,B=0 或A=0,B=1时，则有输出：半加和S=1，进位端C=0。

实验一 原理图输入设计实验一、实验目的1、 初步了解MAX ＋plus Ⅱ软件。

2、 学习和掌握原理图输入方式，了解设计这一种迅速入门的便捷工具。

3、 学习和掌握EDA 的波形分析工具及分析方法。

二、实验要求1、 设计半加器的原理图。

2、 用仿真的方法，进行半加器的波形分析。

3、 生成半加器的底层器件。

4、 组成一位全加器。

5、 在EDA 实验箱上下载实验程序并验证一位全加器。

三、实验设备1、 装有MAX ＋plus Ⅱ计算机 一台2、 EDA ——Ⅳ实验箱 一台四、实验原理1、 用门电路连接成1位半加器，完成原理图的设计，输入输出信号须用端口连接。

其真值表见表1.12、 用波形分析的方法验证半加器的逻辑关系。

3、 用半加器、与或门等逻辑电路组成1位全加器,其真值表见1.24、 下载软件进入实验箱验证五、实验步骤1、半加器原理图输入1． 1 先建立自己目标的文件夹，D: \ EX \ Z04** \ you*\ex* 。

1．2双击MAX+LUSE II 图标，进入MAX ＋PLUS Ⅱ管理器。

原理图输入的操作步骤如下：（1） 建立我们的第一个项目，单击管理器中的FILE 菜单（单击鼠标左键，以后如有特殊说明含义不变），将鼠标移到Project 选项后，单击Name 选项，指定项目如图1.1所示。

表1.2 全加器真值表表1.1 半加器真值表图1.1 指定项目名的屏幕在Project Name的输入编辑框中，键入设计半加器项目名称“hadder”，屏幕如图1.1所示：(注意项目所存放的目录)：（2）再在管理器中单击File \ New选项，设定图形文件。

选择Graphic Editor file，单击OK按钮后，便进入到MAX+PLUSE II 的图形编辑器。

（3）归属项目文件File \ Project \ Set Project to Current File；（4）保存半加器的文件名；屏幕如图1.2所示；图1.2 欲保存文件前的屏幕（5）如图1.3所示，选择图形编辑器的Symbol Name 输入编辑框中键入AND2后，单击ok按钮。

数字电路与逻辑设计实验报告实验1 Quartus II 原理图输入法设计一、实验目的1）熟悉用Quartus II原理图输入法进行电路设计和仿真2）掌握Quartus II图形模块的生成和调用3）熟悉实验板的使用二、实验仪器和器件1）计算机2）直流稳压电源3）数字电路与逻辑设计实验开发板三、实验内容1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。

2）用实验内容1中生成的半加器模块和逻辑门实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号四、设计过程1.设计半加器：可知半加器函数S = A⊕B，C = AB。

故设计为然后点击File ->Save As, 找到要保存的文件夹，Add file to current project前面的“√”,再选择File -> Create/Update -> Create Files for Current File 将创建半加器的模块bsf文件储存在工程目录内，方便下次调用。

2.设计全加器：在原目录下新建工程，创建原理图，直接导入半加器模块，将两个半加器组合附加2输入或门组成全加器，如图：五、实验过程1.按照以上工程创建工程和原理图2.编译原理图，修正错误，使编译通过3.创建waveform vector仿真文件，将所有原理图输入、输出引脚添加至列表。

设置合适的仿真结束时间，对输入变量设置合适的仿真时钟周期。

开始仿真，得到实验的仿真波形：1）半加器：真值表：输入输出A B S C0 0 0 00 1 1 01 0 1 01 1 0 1半加器仿真波形：波形满足S = A⊕B，C = AB，逻辑正确。

2）全加器：真值表：输入输出a b ci co s0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1全加器仿真波形：波形满足函数：co = (a⊕b)ci + ab，s = a⊕b⊕ci，逻辑无错。

数字逻辑电路实验报告指导老师:班级:学号:姓名：时间：第一次试验一、实验名称：组合逻辑电路设计1二、试验目的：掌握组合逻辑电路的功能测试。

1、验证半加器和全加器的逻辑功能。

2、、学会二进制数的运算规律。

3、试验所用的器件和组件：三、74LS00 3片，型号二输入四“与非”门组件74LS20 1片，型号四输入二“与非”门组件74LS86 1片，型号二输入四“异或”门组件实验设计方案及逻辑图：四、/全减法器，如图所示：1、设计一位全加时做减法运时做加法运算，当M=1M决定的，当M=0 电路做加法还是做减法是由SCin分别为加数、被加数和低位来的进位，、B和算。

当作为全加法器时输入信号A分别为被减数，减数Cin、B和为和数，Co为向上的进位；当作为全减法时输入信号A 为向上位的借位。

S为差，Co和低位来的借位，1）输入/（输出观察表如下：（2）求逻辑函数的最简表达式函数S的卡诺图如下：函数Co的卡诺如下：化简后函数S的最简表达式为：Co的最简表达式为：2（3）逻辑电路图如下所示：、舍入与检测电路的设计：2F1码，用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421为奇偶检测输出信号。

当电路检测到输入的代码大于或F2为“四舍五入”输出信号，的个数为奇数时，电路。

当输入代码中含1F1=1;等于5是，电路的输出其他情况F1=0 F2=0。

该电路的框图如图所示：的输出F2=1，其他情况输出观察表如下：（输入/0 1 0 0 1 01 0 1 0 0 11 1 1 0 0 01 0 1 1 1 11 0 0 1 0 11 0 1 0 0 11 0 0 1 1 01 1 1 0 1 11 0 1 1 0 011111求逻辑函数的最简表达式（2）的卡诺如下：函数F1 F2函数的卡诺图如下：的最简表达式为：化简后函数F2 的最简表达式为：F1）逻辑电路图如下所示；（3课后思考题五、化简包含无关条件的逻辑函数时应注意什么？1、答：当采用最小项之和表达式描述一个包含无关条件的逻辑问题时，函数表达式中，并不影响函数的实际逻辑功能。

74LS139译码器功能表
1Y 2Y
74 LS 1 1B 3 1G1 9
1A
1Y0 1Y1 1Y2 1Y3
Y
0
1
1
3． 数据选择器的测试及
设计。 （1） 测试双四选一数据选
转换电路图
C T 5 4 L S 1 5 3
≥1
Y
择器74LS153功能，设计并
填写功能表。（可参考译码 器功能测试） （2） 将双四选一数据选择 器转换为八选一数据选择器。 （3） 画出转换电路图。 （4） 学习机上接线并验证
2S 1S A1 A0 1
2.用异或门（74LS86）和与非门设计一个半加器。
半加器真值表 Ai 0 0 1 1 Bi 0 1 0 1 Si 0 1 1 0 Ci 0 0 0 1
Si Ai Bi Ai Bi Ai Bi Ci Ai Bi
3． 用异或、与或非门和非门设计一个全加器。
（1） 画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻 辑表达式。 （2） 找出异或门、与或非门和非门器件按自己画出的图接线。 （3）填写下表。（A、B为加数，C’为低位进位，S为和，C为高位进位）
实验一 实验二
门电路逻辑功能及测试 组合逻辑电路
（半加器全加器及逻辑运算）
实验三
译码器和数据选择器
实验一 门电路逻辑功能及测试
实验目的:
1． 熟悉门电路逻辑功能。 2． 熟悉数字电路学习机。
实验仪器及材料
1． 74LS00 二输入端四与非门 2片
2． 74LS20 四输入端双与非门 1片
（2）将电平开关按表2置位，将结果填入表中。
输入
1 L H H H H L 2 L L H H H H 4 L L L H H L 5 L L L L H H A L H H L L H

数字电路与逻辑设计实验实验名称：Quartus II 原理图输入法设计班级：实验目的：1、熟悉用Quartus II 原理图输入法进行电路设计和仿真；2、掌握Quartus II图形模块的生成与调用；3、熟悉实验板的使用。

一、实验所用仪器与元器件：1、计算机2、直流稳压电源3、数字系统与逻辑设计实验开发板二、实验内容：1、用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。

2、用实验内容 1 中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。

3、用3线-8线译码器和逻辑门设计实现函数=+++,仿真验证其功能，并下载到实验F C B A C B A C B A C B A板测试。

要求用拨码开关设定输入信号，发光二极管显示输出信号。

三、 设计思路与过程：1、半加器的实现：半加器是能够实现两个1位二进制数码相加求得和数及向高位进位的逻辑电路。

设被加数和加数用变量A 、B 表示，求得的和、向高位进位用变量S 、C 表示，则可得如下真值表：由真值表可以写出S 、C 的函数表达式：S A BC A B=⊕=所以半加器用一异或门和与门即可实现。

2、全加器的实现（可用1中封装好的半加器） 全加器是实现两个1位二进制数及低位来的进位相加（即将3个1位二进制数相加），求得和数及向高位进位的逻辑电路。

在该全加器中，A1、B1分别表示输入的被加数、加数、C_1表示低位来的进位，S1、C1分别表示本位和、高位的进位。

可得该电路的真值表：由真S1、C1的卡诺图为得1111111111111111S =A B C _+A B _A B _A B _=A B _C C C C ++⊕⊕同理可得111111()_C A B C A B =⊕+3、利用3线-8线译码器和逻辑门设计实现函数F C B A C B A C B A CBA=+++3线-8线译码器的符号如右图所示（由于没有74LS138，就用74138来替代了）。

实验一原理图输入方式设计数字逻辑电路一、实验目的：1、了解基本组合逻辑电路的原理及利用Quartus II 软件进行设计的一般方法。

2、熟悉Quartus II 原理图输入法的设计流程，掌握编辑、编译和仿真的方法。

3、掌握原理图的层次化设计方法。

4、了解Quartus II 软件的编程下载及引脚锁定的方法。

5、了解Quartus II宏功能模块的使用方法。

二、实验的硬件要求：1、EDA/SOPC实验箱。

2、计算机。

三、实验原理见附件《Quartus设计的一般步骤》、《元件例化和调用的操作步骤》、《QuartusII基于宏功能模块的设计》四、实验内容：1、用原理图方式设计1位二进制半加器半加器。

新建一个工程“HalfAdder”，选择芯片“Cyclone III EP3C16Q240C8”，建立原理图如图1-1，保存为“HalfAdder.BDF”。

图1-1 半加器电路图编译工程。

建立波形文件，对半加器电路分别进行时序仿真和功能仿真，其波形如下：图1-2半加器时序仿真波形，注意观察输出延时，以及毛刺的产生原因图1-3半加器功能仿真波形2、原理图层次化设计。

新建一工程，取名“FullAdder”；将上面设计的半加器“HalfAdder.BDF”复制到当前工程目录，并生成“符号元件”HalfAdder.BSF。

建立一个原理图文件，取名“FullAdder.BDF”，利用“符号元件”HalfAdder.BSF及其它元件设计全加器电路如下图：图1-4 全加器电路图用功能仿真测试全加器的逻辑功能。

图1-5 全加器功能仿真波形图1-6是输入输出信号与FPGA连接示意图，图中用到了“拨档开关”作为输入，“LED 显示模块”显示输出值。

表1-1是本实验连接的FPGA管脚编号。

图1-6 输入输出信号与FPGA管脚连接示意图信号名称实验箱I/O资源FPGA I/O名称功能说明A K1 Pin_78 全加器输入1B K2 Pin_82 全加器输入2Ci K3 Pin_81 来自低位的进位输入S D1_2 Pin_218 和Co D1_1 Pin_219 进位输出按表1-1绑定管脚，用开关K1、K2、K3输入A、B、Ci，用2个LED显示S和Co。

实验一 组合逻辑电路的设计一、实验目的：1、 掌握组合逻辑电路的设计方法。

2、 掌握组合逻辑电路的静态测试方法。

3、 加深FPGA 设计的过程，并比较原理图输入和文本输入的优劣。

4、 理解“毛刺”产生的原因及如何消除其影响。

5、 理解组合逻辑电路的特点。

二、实验的硬件要求：1、 EDA/SOPC 实验箱。

2、 计算机。

三、实验原理1、组合逻辑电路的定义数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。

组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。

时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。

通常组合逻辑电路可以用图1.1所示结构来描述。

其中，X0、X1、…、Xn 为输入信号， L0、L1、…、Lm 为输出信号。

输入和输出之间的逻辑函数关系可用式1.1表示： 2、组合逻辑电路的设计方法组合逻辑电路的设计任务是根据给定的逻辑功能，求出可实现该逻辑功能的最合理组 合电路。

理解组合逻辑电路的设计概念应该分两个层次：（1）设计的电路在功能上是完整的，能够满足所有设计要求；（2）考虑到成本和设计复杂度，设计的电路应该是最简单的，设计最优化是设计人员必须努力达到的目标。

在设计组合逻辑电路时，首先需要对实际问题进行逻辑抽象，列出真值表，建立起逻辑模型；然后利用代数法或卡诺图法简化逻辑函数，找到最简或最合理的函数表达式；根据简化的逻辑函数画出逻辑图，并验证电路的功能完整性。

设计过程中还应该考虑到一些实际的工程问题，如被选门电路的驱动能力、扇出系数是否足够，信号传递延时是否合乎要求等。

组合电路的基本设计步骤可用图1.2来表示。

3、组合逻辑电路的特点及设计时的注意事项①组合逻辑电路的输出具有立即性，即输入发生变化时，输出立即变化。

（实际电路中图 1.1 组合逻辑电路框图L0=F0(X0,X1,²²²Xn)² ² ²Lm=F0(X0,X1,²²²Xn)（1.1）图 1.2 组合电路设计步骤示意图图还要考虑器件和导线产生的延时）。

实验一 原理图输入设计一、实验目的1．熟悉QuartusII 9.1软件的使用。

2．通过半加器的设计，让学生掌握原理图输入的设计方法。

3．初步了解可编程器件设计的全过程。

二、设计原理计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。

按照进位是否加入，加法器分为半加器和全加器电路两种。

计算机中的异或指令的功能就是求两个操作数各位的半加和。

一位半加器有两个输入、输出，如图1-1。

图1-1 一位半加器示意图表1-1 半加器真值表输入输出Bi Ai Hi Ci0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1一个半加大路的真值表如表1-1所示，根据真值表可得到半加器的函数表达式：Hi Ai Bi Ai Bi Ai Bi =∙+∙=⊕ Bi Ai Ci ∙=三、程序设计.按照表1-1半加器的电路图添加器件并连线。

要想实现半加器的功能，需在图上添加一个二输入与非门及一个二输入异或门共同组成一个半加器，同时要添加4位功能选择位M[3..0]并设置状态为0001，使得16位拨码开关接到16位数据总线上。

半加器原理图如下：四、程序分析输入输出Bi Ai Hi Ci0 0 0 00 1 1 01 0 1 01 1 0 1由表可知，Hi与Ai，Bi的关系满足异或关系，Ci与Ai，Bi的关系是与的关系。

五程序调试1.编译过程中出现Error: The core supply voltage value of '1.0V' is illegal for the currently，需要简单修改一下*.qsf文件，找到“set_global_assignment - name NOMINAL_CORE_SUPPLY_VOLTAGE”这一行代码，把里面的1.0V改成1.2V。

并保存*.qsf文件。

再次编译，程序无错误。

2添加管脚信息，综合完成后，网表信息会生成。

选择Assignments/Pin Planner进行管脚锁定，锁定所有的输入输出管脚。

组合逻辑电路实验一一、实验目的1、熟悉半加器、全加器的实验原理，学习电路的连接；2、了解基本74LS系列器件（74LS04、00、32）的性能；3、对实验结果进行分析，得到更为优化的实验方案。

二、实验内容1、按照实验原理图连接电路。

2、实验仪器：74LS系列的芯片、导线。

实验箱内的左侧提供了插放芯片的地方，右侧有控制运行方式的开关KC0、KC1及KC2。

其中KC1用来选择实验序号。

序号为0时，手动进行。

自动运行时按加、减选择所做实验的序号。

试验箱内有分别用于手动和自动实验的输入的控制开关K n和S n。

3、三、实验原理实验原理图如下：四、实验结果及分析1、将实验结果填入表1-1表1-1 2、实验结果分析 由实验结果可得半加和： Hi=Ai ⊕Bi 进位： Ci=AiBi则直接可以用异或门和与门来实现半加器，减少门的个数和级数，提高实验效率。

实验二 全加器一、实验目的1、掌握全加器的实验原理，用简单的与、或非门来实现全加器的功能。

2、分析实验结果，得到全加器的全加和和进位的逻辑表达式，根据表达式用78LS138和与、或、非门来实现全加器。

二、实验内容同半加器的实验，先采用手动方式，再用自动方式。

用自动方式时选实验序号2。

三、实验原理四、实验结果及其分析表1-22、实验结果分析从表1-2中的实验结果可以得到：Si=Ai Bi 1-Ci +Ai Bi 1-Ci +A i B i C i-1=Ai ⊕Bi ⊕Ci-1 Ci=AiBi+AiCi-1+BiCi-1故Si=∑)7,4,2,1(m Ci=∑)7,6,5,3(m因此可用三—八译码器74LS138和与非门实现全加器，逻辑电路图如下：实验三 三—八译码器与八—三编码器一、实验目的1、进一步了解译码器与编码器的工作原理，理解译码和编码是相反的过程。

2、在连接电路时，注意译码器74LS138和编码器74LS148使能端的有效级，知道两者的区别。

3、通过实验理解74LS148是优先权编码器。

找到平衡性能和成本的最 佳方案，以实现可行的设 计。
工具和软件准备
选择适合的设计软件和工具，如EDA软件和CAD工具，以提高效率和准确性。
元器件和材料收集
识别和收集所需的电子元器件和材料，确保可用性和符合设计要求。
电路图和连接方式
电路图设计
根据需求和规格绘制高质量的电 路图。
连接方式选择
选择最佳的连接方式，以确保电 路正常工作。
原理图输入设计方法
原理图输入是电路设计的关键步骤之一。通过以下方法实现高效而准确的原 理图输入。
确定目的和需求
明确原理图输入的目标和要求，如电路功能、信号处理需求和系统互联等。
技术规格和要求
1 高性能要求
考虑信号质量、噪音和功 耗等技术要求。
Байду номын сангаас
2 符合标准
3 成本效益
确保设计符合国际和行业 标准，如EMC和安全要求。
焊接技术
了解和应用适当的焊接技术，确 保电路连接牢固可靠。
设计优化和检查
针对电路功能和性能进行优化和检查，以满足设计目标和规格要求。
电路仿真和调试
使用仿真工具模拟电路行为，进行性能评估和故障排除。
电路性能测试和评估
通过测试和评估，验证电路的性能和可靠性，确保其符合设计要求。

实验一 用原理图输入法设计门电路
一、实验目的
1、通过一个简单的反相器的现实，初步了解CPLD 开发的全过程。

2、学会利用软件仿真和硬件实现对数字电路的逻辑功能进行验证和分析。

3、能够通过CPLD 开发实现具有反相器功能的数字电路。

二、实验内容
用原理图输入法设计一个一位二进制全加器门电路。

三、实验逻辑功能分析及预习情况
一个一位二进制全加器：加数为A ，B ，低位进位CI ，向高位进位FC ，本位和F 。

FC= CI AB+CI A B+ CIA B +CIAB=AB+CI(A ⊕B ）=）（B A CI AB ⊕∙ F=B A CI B A CI B A CI CIAB B A CI B A CI B A CI ⊕⊕=⊕+⊕=+++）（）（
四、实验过程
（1）启动MAX+plusII 软件；
（2）创建一个新工程；
（3）原理图编辑；
按照上面的公式编辑原理图，如下
（4）保存、编译原理图；
（5）启动波形图编译器；
设计End time为1.0us，Grid Size为50.0ns。

结果如下：
（6）时间分析图
（7）利用真值表验证所设电路的逻辑功能；
（8）经过验证保存仿真原理图。

五、实验感受
通过本次实验我学会了利用软件仿真和硬件实现对数字电路的逻辑功能进行验证和分析。

使我对MAX+plusII有了初步的了解，通过本次实验我学会了此软件的基本操作方法。

同时让我了解到硬件可以用软件来完成，此软件的模拟仿真给我们学习数字电路有很大的帮助，形象的表达了信号的输出。

EDA技术实验报告实验⼀利⽤原理图输⼊法设计4位全加器⼀、实验⽬的：掌握利⽤原理图输⼊法设计简单组合电路的⽅法，掌握MAX+plusII 的层次化设计⽅法。

通过⼀个4位全加器的设计，熟悉⽤EDA 软件进⾏电路设计的详细流程。

⼆、实验原理：⼀个4位全加器可以由4个⼀位全加器构成，全加器的进位以串⾏⽅式实现，即将低位加法器的进位输出cout 与相邻的⾼位加法器的低位进位输⼊信号cin 相接。

1位全加器f-adder 由2个半加器h-adder 和⼀个或门按照下列电路来实现。

半加器h-adder 由与门、同或门和⾮门构成。

四位加法器由4个全加器构成三、实验内容：1. 熟悉QuartusII 软件界⾯,掌握利⽤原理图进⾏电路模块设计的⽅法。

QuartusII 设计流程见教材第五章:QuartusII 应⽤向导。

2.设计1位全加器原理图（1）⽣成⼀个新的图形⽂件（file->new->graphic editor ）（2）按照给定的原理图输⼊逻辑门(symbol －>enter symbol)COCO 1S 2S 3S 4（4）为管脚和节点命名：在管脚上的PIN_NAME处双击⿏标左键，然后输⼊名字；选中需命名的线，然后输⼊名字。

（5）创建缺省（Default）符号：在File菜单中选择Create Symbol Files for Current File项，即可创建⼀个设计的符号，该符号可被⾼层设计调⽤。

3.利⽤层次化原理图⽅法设计4位全加器（1）⽣成新的空⽩原理图，作为4位全加器设计输⼊（2）利⽤已经⽣成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.新建波形⽂件（file->new->Other Files->Vector Waveform File），保存后进⾏仿真（Processing ->Start Simulation），对4位全加器进⾏时序仿真。