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高速CMOS 可编程分频器的研究与设计欧雨华 严利民（上海大学微电子研究与开发中心，上海 200072）来源：微计算机信息摘要：本文通过对CMOS 可编程分频器原理的分析与研究，提出了一种新的可实现任意分频的可编程分频器结构，这种结构大大提高了可编程分频器的输入带宽，同时功耗不大，抗干扰能力强，可适用于锁相环、频率综合器的设计中。
该设计在宏力CMOS 0.18um 工艺下通过仿真和验证，输入频率可以达到3.3G Hz 。
关键词：可编程分频器 CMOS 0.18um 工艺 高输入带宽 锁存器1． 介绍可编程高带宽分频器在锁相环、频率综合器、FM 调制器等方面有着广泛的应用[1]。
分频器大多采用约翰逊计数器实现，约翰逊计数器结构如下图一所示：这种结构,反馈网络逻辑函数取为0n D Q =能够用n 个D 触发器实现2n 分频，广泛应用于分频设计中。
若反馈网络逻辑函数取为01&n n D Q Q −=，则可实现2n-1分频，同时反馈网络也比较简单，输入时钟带宽很高[2]。
根据以上的分析可知,实现任意分频的可编程分频器的结构如下图二所示。
这种结构可编程分频器就是利用图二所示的选择器来控制反馈网络函数为n Q 、1&n n Q Q −、1n Q −或21&n n Q Q −−，依此类推，这种结构用N 个D 触发器可以实现2至2N 任意分频。
但是，使用这种结构，反馈网络选择器MUX 逻辑将设计得相当复杂，反馈组合逻辑延时t p 将严重制约着输入带宽[3]，早期很多人花了很多精力去研究设计这个MUX ，以求尽量提高可编程分频器的输入带宽，但效果不明显。
2． 任意分频的可编程分频器结构上图二结构，由于组合逻辑的延时过大而限制了整个分频器的最高输入时钟频率[3]。
本文提出一种方法，将D 触发器打开成两个单个锁存器[3],同时将图二中选择器（逻辑复杂、延迟长）拆分成逻辑简单、延迟短的选择器整合到锁存器之间，大大提高分频器输入带宽[2]。
cd40110芯片工作原理
CD40110是一种CMOS逻辑芯片，通常用于数字电路中的计数器
和频率分频器。
它包含了四个独立的数字计数器，每个计数器都可
以独立地配置为向上计数、向下计数或者自由运行。
它还可以通过
外部时钟信号来控制计数速度，因此非常适合用于时序控制和频率
分频的应用。
CD40110芯片的工作原理主要基于内部的逻辑门电路和触发器。
当外部时钟信号输入时，芯片内部的计数器会根据时钟信号的边沿
触发进行计数。
当计数器达到设定的最大值时，它会重新从零开始
计数，从而实现循环计数的功能。
此外，CD40110还具有预置功能，可以通过外部输入信号对计
数器进行预置，从而实现特定的计数起点。
这使得它在数字系统中
的定时和控制应用中非常有用。
总的来说，CD40110芯片的工作原理是基于内部逻辑门和触发
器的组合，通过外部时钟信号和预置信号来实现计数器的计数和控
制功能，从而在数字电路中发挥重要作用。
0.18μm CMOS高集成度可编程分频器的设计郑立博;张长春;郭宇锋;方玉明;刘蕾蕾【期刊名称】《南京邮电大学学报（自然科学版）》【年(卷),期】2014(034)003【摘要】采用标准0.18 μm CMOS工艺,提出了一种高集成度可编程分频器.该电路所采用技术的新颖之处在于:基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑.仿真结果表明,在1.8V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW.【总页数】5页(P75-79)【作者】郑立博;张长春;郭宇锋;方玉明;刘蕾蕾【作者单位】南京邮电大学电子科学与工程学院,江苏南京210023;南京邮电大学电子科学与工程学院,江苏南京210023;南京邮电大学电子科学与工程学院,江苏南京210023;南京邮电大学电子科学与工程学院,江苏南京210023;南京邮电大学电子科学与工程学院,江苏南京210023;东南大学毫米波国家重点实验室,江苏南京210096【正文语种】中文【中图分类】TN453【相关文献】1.0.18μm CMOS 1:20分频器电路设计 [J], 邢立冬;朱刘松;蒋林2.基于0.18μm CMOS标准单元的可编程分频器设计 [J], 何小虎;胡庆生3.基于0.18μm CMOS工艺的ZigBee分频器设计 [J], 蒋雪琴4.应用于DVB-T的0.18μm CMOS工艺数字可编程分频器芯片设计 [J], 景永康;陈莹梅;章丽5.0.18μm CMOS PLL频率综合器中可编程分频器的设计与实现 [J], 何小虎;胡庆生;肖洁因版权原因，仅展示原文概要，查看原文内容请购买。
超高速低压CMOS CML缓冲器和锁存器的设计摘要-一个超高速电流模式逻辑（CML）的综合研究和新型再生CML锁存器的设计将会被说明。
首先，提出一种新的设计过程，系统地设计了一个锥形的CML缓冲器链。
接下来，将介绍两个高速再生锁存电路，能够在超高速数据速率运行。
实验结果表明，这种新的锁存结构相比传统的CML锁存电路在超高频率有更高的性能。
它也表明，无论是通过实验以及使用效率的分析模型，为什么CML缓冲器优于CMOS反相器在高速低压的应用。
1.引言电信网络传输的数据量迅速增长，最近引起对千兆通信网络的高速电路设计的重视。
波分复用（WDM）和时分多路复用（TDM）将是发达国家在下一代传输系统使用的。
大量的容量传输实验已经使用每一个通道数据速率为10Gb/s的用于SONET OC-192和40Gb/s的用于SONET OC-768的WDM系统。
高速集成电路（IC）技术，具有很高的数据速率，因此用于WDM和TDM系统。
纳米CMOS技术的进步已使CMOS集成电路接替砷化镓和InP器件迄今声称的领域。
设计一个高速CMOS电路在MOS器件操作非常具有挑战性。
在千兆系统块，通信系统需要由利用最少数量有源器件的简单电路来实现。
部分在通信收发器处理高速信号的电路块可能要放弃使用pMOS器件，因为它们低劣的单位增益频率。
这反过来对超高速电路设计有约束。
缓冲器和锁存器是许多有一个通信收发器和一个串行链路的高速块的核心。
作为一个千兆通信系统的例子，图1描绘了一个典型的光收发器的框图。
前端的电流模式逻辑（CML）的锥形缓冲区链，串行到并行的转换器，时钟和数据恢复（CDR），复用器和解复用器广泛使用高速缓冲器和锁存器。
传统的CMOS反相器显示出一些缺点，使得它们不能被广泛使用于高速低压电路。
首先，CMOS反相器实质上是一个单端电路。
回想一下，在千兆赫的频率范围内，短的片上线充当耦合输电线路。
电磁耦合导致了电路中的严重运作失灵，特别是单端电路。
专利名称：一种高速分频器
专利类型：发明专利
发明人：王海时,李芝友,梁怀天,杨燕,谭菲菲,姜丹丹,唐婷婷,王天宝
申请号：CN201810140070.5
申请日：20180211
公开号：CN108111163A
公开日：
20180601
专利内容由知识产权出版社提供
摘要：本发明公开了一种高速分频器，包括减法电路、反相电路和加法电路。
减法电路接收N位分频比信号和输入时钟信号并提供减法信号；反相电路接收所述减法信号并提供减反信号；加法电路接收所述减反信号和分频比信号的高(N‑1)位，其提供进位信号。
在偶数分频情况下，该高速分频器可以获得占空比为50％的进位信号作为分频信号，避免了频率抖动；在奇数分频情况下，将进位信号进行补偿或调节，同样可以获得占空比为50％的分频信号。
申请人：成都信息工程大学
地址：610225 四川省成都市双流县西南航空港经济开发区学府路一段24号
国籍：CN
代理机构：成都九鼎天元知识产权代理有限公司
代理人：钱成岑
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专利名称：一种高速分频器
专利类型：发明专利
发明人：蒋培珍
申请号：CN201810484674.1申请日：20180520
公开号：CN108770284A
公开日：
20181106
专利内容由知识产权出版社提供
摘要：本发明公开了一种高速分频器，包括第一保护壳，所述第一保护壳内壁的上表面与基座的下表面固定连接，所述基座上表面的左侧和右侧均与挡板的底端固定连接，所述挡板的顶部套接有滑套，所述滑套内壁套接有滑杆，所述滑杆的右端与限位板的左侧面固定连接，所述滑杆的左端与L形固定板的右侧面固定连接，所述挡板的左侧面与第一伸缩机构的右端固定连接，所述第一伸缩机构的左端与L形固定板的右侧面固定连接。
本发明通过设置散热片、通风口、防尘网、第一伸缩杆、第一弹簧、滑块和螺栓，从而对分频器电路板进行快速的安装和拆卸，同时散热片和防尘网达到了散热防尘的双重效果，提升了使用性能，从而达到最佳使用效果。
申请人：苏州沃森优金电子科技有限公司
地址：215000 江苏省苏州市高新区滨河路588号3幢1123室
国籍：CN
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