(完整版)武汉科技大学EDA卷
- 格式：doc
- 大小：49.51 KB
- 文档页数：4
文档推荐
-
武汉科技大学353卫生综合历年考研试题页数:124
下载文档原格式
合集下载
EDA技术期末试卷含答案资料
精品文档一、单项选择题（30分）9．嵌套使用IF语句，其综合结果可实现 A 。
A．带优先级且条件相与的逻辑电路1．以下描述错误的是 C B．条件相或的逻辑电路C．三态控制电路是A．QuartusIIAltera提供的FPGA/CPLD集成开发环境D．双向控制电路10．在VHDLAlteraB．是世界上最大的可编程逻辑器件供应商之一语言中，下列对时钟边沿检测描述中，错误的是 D 。
A．if clk'event and clk = ‘1' then B．if falling_edge(clk) then 前一代C．MAX+plusII是AlteraFPGA/CPLD集成开发环境QuartusII的更C．if clk'event and clk = ‘0' then 新换代新产品D．if clk'stable and not clk = ‘1' then11．下列那个流程是正确的基于．DQuartusII完全支持VHDL、Verilog的设计流程EDA软件的FPGA / CPLD设计流程 BA．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试开发工具中的专用综合器的是2．以下工具中属于FPGA/CPLD BB．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C ．Active HDL D．QuartusII Leonardo Spectrum ．AModelSim B．C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；．3以下器件中属于Xilinx 公司生产的是 C/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试D．BMAX系列器件．原理图A．ispLSI系列器件）语句的语句结构及语法规则语言中，下列对进程（PROCESS系列器件C．XC9500系列器件D．FLEX 12．在VHDL 。
A 的描述中，正确的是以下关于信号和变量的描述中错误的是4． B为一无限循环语句；敏感信号发生更新时启动进程，执行完．．信号是描述硬件系统的基本数据对象，它的性质类似于连接线PROCESSAA ．信号的定义范围是结构体、进程B 成后，等待下一次进程启动C．除了没有方向说明以外，信号与实体的端口概念是一致的B．敏感信号参数表中，应列出进程中使用的所有输入信号CD．在进程中不能将变量列入敏感信号列表中．进程由说明部分、结构体部分、和敏感信号参数表三部分组成D．当前进程中声明的变量也可用于其他进程以下关于状态机的描述中正确的是5． BB MooreA．型状态机其输出是当前状态和所有输入的函数13．下列语句中，不属于并行语句的是语句B．CASE 型的输出变化要领先一个时钟周期型状态机相比，．与BMooreMealy A．进程语句…语句…ELSE D．WHEN ．元件例化语句MealyC．型状态机其输出是当前状态的函数 C设计现行工作VHDL语言共支持四种常用库，其中哪种库是用户的14．以上都不对D ．VHDL B 下列标识符中，．库是不合法的标识符。
(完整版)EDA历年试卷答案
附表二：武汉工业学院课程考核试题参考答案及评分标准学年：2007-2008一、简答题（25分，共5小题，每小题5分）1.一个完整的VHDL语言程序通常包括以下5个部分：（每条1’）实体说明（Entity）：定义电路实体的外观：I/O接口的规格；结构体（Architecture）：描述电路的内部功能；配置（Configuration）：决定采用哪一个结构体；程序包（Package）：定义使用哪些自定义元件库；库（Library）：定义元件库。
2.主要从以下几方面进行选择：（每条1’）（1）逻辑单元：CPLD适用于逻辑型系统，FPGA适用于数据型系统。
（2）内部互连资源与连线结构：CPLD适用于实现有限状态机，FPGA适用于实现小型化、集成化。
（3）编程工艺：CPLD采用EPROM结构，内部逻辑一经编程后还会以丢失，FPGA采用RAM型编程，是易失性器件，需与配置芯片配合使用。
（4）规模：中小规模电路设计可采用CPLD，大规模逻辑电路的设计采用FPGA。
（5）封装形式：小规模电路：PLCC，引脚数量大的系统宜选用SMD的TQFP、PQFP、BGA等封装形式。
3. MAX＋PLUSII的设计流程如下：（每步1’）（1）设计输入（2）设计检查（3）设计编译（4）时序/功能仿真（5）定时分析注：用流程框图表示也算回答正确。
4. 这个过程可以分为：（1）系统性能描述与行为模拟：设计从系统的功能和性能要求开始。
（2）系统结构分解：将系统分解为若干子系统，子系统又可以再分解为若干功能模块。
（3）产生系统结构模型：（4）描述叶子模块：用数据流进行描述（5）逻辑综合与设计实现：针对给定硬件结构组件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述文件。
5.顺序语句：特点：在程序执行时，按照语句的书写顺序执行，前面的语句的执行结果可能直接影响后面语句的执行。
（1’）用途：主要用于模块的算法部分，用若干顺序语句构成一个进程或描述一个特定的算法或行为。
EDA试题答案
学习使人进步1.1.1（1）什么叫EDA（P1）？EDA技术是一种以计算机为工作平台，结合计算机图形学、拓扑逻辑学、计算方法学及人工智能等多项计算机应用科学的最新成果而开发出来的一套软件工具。
1.1.2（2）EDA技术在硬件硬件方面融合了哪些技术（P1）？大规模集成电路制造技术、IC版图设计技术、ASIC （专用集成电路）测试和封装技术、FPGA和CPLD编程下载技术、自动测试技术等1.1.3（3）EDA技术在计算机辅助工程方面融合了哪些技术（P1）？计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试(CAT)、计算机辅助工程（CAE）技术以及多种计算机语言的设计概念。
1.1.4（4）EDA技术在现代电子学方面融合了哪些内容（P1）？如：电子线路设计理论、数字信号处理技术、嵌入式系统和计算机设计技术、数字系统建模和优化技术及微波技术等1.1.5（5）EDA技术在21世纪的突出表现有哪5个方面（P2）？●使电子设计产品以自主知识产权方式得以明确表达和确认成为可能。
●在仿真验证和设计两方面都支持标准硬件描述语言的功能强大的EDA软件不断推出。
●电子技术全方位进入EDA领域。
●EDA使得电子领域各学科的界限更加模糊，更加互为包容。
●不断推出更大规模的FPGA和CPLD。
●基于EDA工具的用于ASIC设计的标准单元已涵盖大规模电子系统及复杂IP核模块。
●软硬件IP核在电子领域得以进一步确认。
●SoC高效率低成本设计技术日益成熟。
●系统级、行为验证级硬件描述语言使复杂电子系统的设计特别是验证趋于高效和简单。
1.2.1（6）画图说明EDA技术实现目标是什么（P3）？1.3.1（7）目前常用的HDL主要有哪些？其中使用最多的是谁（P4）？VHDL；Verilog HDL；SystemVerilog ；System C 1.3.2（8）与Verilog相比VHDL有哪两方面优势？有哪三方面不足（P5）？优势：1.语法比Verilog更严谨，通过EDA工具自动语法检查，以排除许多设计中的疏忽；2.有很好的行为级描述能力和一定的系统级描述能力，而Verilog建模时，行为与系统级抽象及相关描述能力不及VHDL。
（完整版）EDA期末考试题02
（完整版）EDA期末考试题02五、阅读下列VHDL程序，画出相应ＲＴＬ图：（10分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRIS ISPORT ( CONTROL : IN STD_LOGIC;INN : IN STD_LOGIC;Q : INOUT STD_LOGIC;Y : OUT STD_LOGIC );END TRIS;ARCHITECTURE ONE OF TRIS ISBEGINPROCESS (CONTROL, INN, Q)BEGINIF (CONTROL = '0') THENY <= Q;Q <= 'Z';ELSEQ <= INN;Y <= 'Z';END IF;END PROCESS;END ONE;六、写VHDL程序：（20分）1. 试描述⼀个带进位输⼊、输出的8位全加器端⼝：A、B为加数，CIN为进位输⼊，S为加和，COUT为进位输出LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADDER8 ISPORT (A, B : IN STD_LOGIC_VECTOR (7 DOWNTO 0);CIN : IN STD_LOGIC;COUT : OUT STD_LOGIC;S : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END ADDER8;ARCHITECTURE ONE OF ADDER8 ISSIGNAL TS : STD_LOGIC_VECTOR (8 DOWNTO 0);BEGINTS <= (‘0’ & A) + (‘0’ & B) + CIN;S <= TS(7 DOWNTO 0);COUT <= TS(8);END ONE; 2. 看下⾯原理图，写出相应VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MYCIR ISPORT (A, CLK : IN STD_LOGIC;C, B : OUT STD_LOGIC );END MYCIR;ARCHITECTURE BEHAV OF MYCIR ISSIGNAL TA : STD_LOGIC;BEGINPROCESS (A, CLK)BEGINIF CLK’EVENT AND CLK = ‘1’ THENTA <= A;B <= TA;C <= A AND TA;END IF;END PROCESS;END BEHAV;七、综合题（20分）下图是⼀个A/D 采集系统的部分，要求设计其中的FPGA 采集控制模块，该模块由三个部分构成：控制器（Control ）、地址计数器（addrcnt ）、内嵌双⼝RAM （adram ）。
《EDA技术与应用》A卷及答案
《EDA技术与应用》期末考试试卷试卷编号：A卷闭卷课程名称：《EDA技术与应用》班级专业：姓名：学号:一、填空题（20分,每小题1分）1、VHDL的中文名称是_超高速集成电路硬件描述语言1.2.用EDA技术进行电子系统设计的目标是最终完成 ___ ASIC_____ 的设计与实现。
3.可编程器件分为 FPGA____ 和 ___ CPLD____ 。
4.标准逻辑位数据类型常用的数值有‘1’、‘0’、‘z’等。
5.在VHDL语言中可以使用的数据类型有： _位、标准逻辑位、布尔___。
6.完整的条件语句将产生组合 __ 电路，不完整的条件语句将产生 __ 时序______ 电路。
7.信号的赋值符号为<= ___ 变量的赋值符号为 __:=_ 。
8.随着EDA技术的不断完善与成熟， _自顶向下________的设计方法更多的被应用于VHDL设计当中。
9.EDA设计过程中的仿真有三种，它们是___行为_____ 仿真、 ____逻辑___ 仿真和 ____时序__ 仿真。
10.目前国际上较大的PLD器件制造公司有Altera和 Xilinx ___ 公司。
二、简答题（20分,每小题4分）1、与HDL文本输入法相比较，原理图输入法有何优点？①设计者不需增加新的相关知识，如HDL等。
②输入方法与用protel作图相似，设计过程形象直观，适合初学者入门。
③对于较小的电路模型，其结构与实际电路十分接近，设计者易于把握电路全局（适合设计小型数字电路）。
④设计方式接近于底层电路布局，因此易于控制逻辑资源的耗用，节省面积。
2、写出结构体的一般语言格式并说明其作用ARCHITECTURE 结构体名 OF 实体名 IS[说明语句]BEGIN[功能描述语句]END ARCHITECTURE 结构体名;结构体用于描述电路器件的内部逻辑功能或电路结构。
使用的语句有顺序语句和并行语句。
3、信号和变量的区别？①信号赋值至少有δ延时，而变量赋值没有延时。
(完整word版)EDA期末考试试卷及答案
第1页（共5页）班级 学号 姓名密 封 线 内 不 得 答 题一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 BA ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件B ．适配所选定的目标器件可以不属于原综合器指定的目标器件系列C ．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D ．通常，EDAL 软件中的综合器可由专业的第三方EDA 公司提供，而适配器则需由FPGA/CPLD 供应商提供2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。
A ．器件外部特性B ．器件的综合约束C ．器件外部特性与内部功能D ．器件的内部功能 3．下列标识符中， B 是不合法的标识符。
A ．State0B ．9moonC ．Not_Ack_0D ．signall4．以下工具中属于FPGA/CPLD 集成化开发工具的是 DA ．ModelSimB ．Synplify ProC ．MA TLABD ．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。
A ．立即完成B ．按顺序完成C ．在进程的最后完成D ．都不对6．以下关于CASE 语句描述中错误的是 AA ．CASE 语句执行中可以不必选中所列条件名的一条B ．除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”C ．CASE 语句中的选择值只能出现一次D ． WHEN 条件句中的选择值或标识符所代表的值必须在表达式的取值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A ．STD_LOGIC_ARITH B ．STD_LOGIC_1164C ．STD_LOGIC_UNSIGNEDD ．STD_LOGIC_SIGNED8．基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。
华科EDA考试题
1.EDA技术是在电子CAD技术基础上发展起来的计算机软件系统，是指以（计算机）为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的（自动设计）。
2.在Multisim7提供的分析功能中包括两种（系统）分析，即Pole-Zero (极点—零点分析)和Function(传递函数分析)。
3.直流工作点分析也称静态工作点分析，电路的直流分析是在交流输入信号视为零，即交流电压源视为短路，交流电流源视为开路、电路中电容视为（开路）、电感视为短路时，电路中数字电路中数字器件视为（高阻接地）的情况下来分析电路的静态电压和电流。
4.Multisim7在进行交流频率分析时，用户自行设置的输入信号将被（忽略）。
也就是说，无论用户给出电路的信号源设置的是三角波还是矩形波，进行交流频率分析时，都将自动设置为（正弦波信号）。
5.如果电路有两个交流激励源，设其频率F1>F2，Multisim7的是真分析将分析输出节点在三个特定频率的谐波是真，这三个频率分别是：（两个频率之和F1+F2），两个频率之差F1-F2，以及较高频率的二倍与较低心率的差2F1-2F2。
6.一英寸=（25.4）mm =（1000）mil7.在进行原件之间连线时，必须使用画图工具条中的（Wire）。
连线一旦进入电器捕捉~ ~连线就自动地与原件管脚对其，并显示一个大墨点，该墨点又称为（电气热点）。
8.在布线时，按（shift）键+（空格）键，则可以循环改变走线模式。
9.原件封装是指实际原件焊接到电路板时所指示的（外观）和焊点位置，它是实际原件引脚和印制电路板上的焊点一致的保证（P177）10.在Protel 99SE软件中，有一些常用的热键，例如，用来放大视图的热键是（PgUp），刷新屏幕的热键是（End）11.P CB板的内层电源/接地层主要用于（布置电源线及地线）。
二、判断下面的说法是否正确，正确的打“√”，错误的打“x”，每个1分共10分。
eda试题及答案
AD574工作时序位转换模式，K12_8、A0在control中如何设置？《EDA技术与项目训练》选择题1. 一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B 。
A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是 A 。
A. 结构体B. 进程C. 实体D. 配置4. MAXPLUSII中编译VHDL源程序时要求 C 。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定5. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6. 关于1987标准的VHDL语言中，标识符描述正确的是 A 。
A. 必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。
A. 下划线可以连用B. 下划线不能连用C. 不能使用下划线D. 可以使用任何字符8. 符合1987VHDL标准的标识符是 A 。
A. A_2B. A+2C. 2AD. 229. 符合1987VHDL标准的标识符是 A 。
A. a_2_3B. a_____2C. 2_2_aD. 2a10. 不符合1987VHDL标准的标识符是 C 。
A. a_1_inB. a_in_2C. 2_aD. asd_111. 不符合1987VHDL标准的标识符是 D 。
A. a2b2B. a1b1C. ad12D. %5012. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置13. VHDL语言中信号定义的位置是 D 。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置14. 变量是局部量可以写在 B 。
电子电路eda技术自考试题及答案
电子电路eda技术自考试题及答案一、单项选择题（每题2分，共20分）1. EDA技术中的“EDA”代表什么？A. Electronic Design AutomationB. Electronic Data ApplicationC. Electronic Document AnalysisD. Electronic Device Application答案：A2. 在EDA技术中，下列哪项不是设计流程的一部分？A. 原理图绘制B. 电路仿真C. 电路测试D. 电路维修答案：D3. 下列哪个软件不是EDA工具？A. CadenceB. MATLABC. Adobe PhotoshopD. Altium Designer答案：C4. 在EDA技术中，PCB代表什么？A. Printed Circuit BoardB. Personal Computer BoardC. Programming Control BoardD. Power Control Board答案：A5. VHDL是一种用于什么目的的硬件描述语言？A. 软件编程B. 电路设计C. 数据库管理D. 图像处理答案：B二、多项选择题（每题3分，共15分）1. 下列哪些是EDA技术的优势？A. 提高设计效率B. 减少设计错误C. 降低设计成本D. 增加设计复杂性答案：ABC2. 在EDA技术中，以下哪些步骤是设计流程的一部分？A. 原理图绘制B. 电路仿真C. 电路测试D. 电路维修答案：ABC3. 下列哪些是常见的EDA工具？A. CadenceB. MATLABC. Adobe PhotoshopD. Altium Designer答案：ABD三、填空题（每题2分，共10分）1. 在EDA技术中，______是用于描述数字电路行为的一种语言。
答案：VHDL2. EDA技术可以用于设计______、模拟电路和混合信号电路。
答案：数字电路3. PCB设计中，______是用于连接电子元件的导电路径。
eda原理及应用试题及答案
eda原理及应用试题及答案一、选择题（每题2分，共20分）1. EDA（Electronic Design Automation）的中文意思是：A. 电子设计自动化B. 电子文档自动化C. 电子数据自动化D. 电子设备自动化答案：A2. EDA技术不包括以下哪一项：A. 电路仿真B. PCB设计C. 电子制图D. 硬件描述语言答案：C3. 在EDA中，HDL指的是：A. 高级数据链接B. 高级设计语言C. 硬件描述语言D. 硬件开发语言答案：C4. 下列哪个不是EDA软件工具的功能：A. 逻辑综合B. 布局布线C. 代码编译D. 时序分析答案：C5. 在EDA中，用于描述数字逻辑电路行为的HDL是：A. VerilogB. VHDLC. C语言D. Java答案：A6. EDA技术在以下哪个领域应用最为广泛：A. 软件开发B. 机械设计C. 电子设计D. 建筑设计答案：C7. 以下哪个不是EDA工具所支持的仿真类型：A. 功能仿真B. 时序仿真C. 物理仿真D. 行为仿真答案：C8. 在EDA设计流程中，通常最后进行的步骤是：A. 逻辑综合B. 布局布线C. 编译D. 测试答案：D9. 以下哪个不是EDA设计流程中的步骤：A. 需求分析B. 逻辑设计C. 电路测试D. 市场调研答案：D10. EDA技术可以提高以下哪方面的效率：A. 电路设计B. 产品销售C. 客户服务D. 物流管理答案：A二、填空题（每题2分，共20分）1. EDA技术的核心是______，它允许设计师在没有实际硬件的情况下对电路进行测试和验证。
答案：仿真2. 在EDA中，______是一种高级的编程语言，用于描述和设计电子系统。
答案：硬件描述语言3. 逻辑综合是将______转换为门级网表的过程。
答案：HDL代码4. PCB设计中，EDA工具可以帮助设计师进行______和______。
答案：布局；布线5. 时序分析是确保电路在规定的______内正确工作的分析。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MUX21 IS
PORT( A , B: IN STD_LOGIC;
SEL: IN STD_LOGIC;
C: OUT STD_LOGIC);
END ENTITY MUX21;
ARTHITECTURE ONE OF MUX21 IS
9标准逻辑位有九种定义值‘X’表示强未知；‘1’表示强1；‘U’表示未初始化；‘W’表示；‘Z’表示。
10一般硬件描述语言可以在三个层次上进行电路描述其层次由高到低依次可分为行为级，RTL级和。
二、选择题（10×2分=20分）
1结构体中的语句是，进程中的语句是。
A顺序的，并行的；B并行的，顺序的；
C顺序的，顺序的；D并行的，并行的。
10 VHDL数据对象有三种，下列那另一种不是。
A变量；B常量；C矢量；D信号量。
三、简答（4×5分＝20分）
1简述WHEN-ELSE条件赋值语句和IF-ELSE顺序语句的异同。
2描述VHDL的程序结构。
3阐述过程和函数的区别。
4阐述BIT，BIT_VECTOR，STD_LOGIC和STD_LOGIC_VECTOR的不同。
3 FPGA英文：和中文：。
4 A为实数类型的变量，
A:=16#0E.04#E+2; --A的值为。
5元件例化的作用由和两部分组成
6 VHDL源程序的文件名应与相同，文件类型是（后缀名），否则无法通过编译。
7 VHDL的数据对象包括、和，它们是用来存放各种类型数据的容器。
8 VHDL允许定义两种不同类型的数组，即数组和数组。
四、程序分析题（每小题均有错误，指出错误之处并说明错误原因）（共10分）
1分析以下程序段中的赋值语句，判断正误并指明错误原因。（2分）
VARIABLE A，B，C：BIT;
SIGNAL K, L, M, N: BIT;
...
A<=C AND B;
N:=M;
K<=L;
2指出以下CASE语句中的语法错误。（2分）
试题
2009年~ 2010年第二学期
课程名称：EDA技术及应用专业年级：
考生学号：考生姓名：
试卷类型：A卷■B卷□考试方式:开卷□闭卷■
……………………………………………………………………………………………………………………
一、填空（20×1分＝20分）
1 SOPC英文：和中文：。
2 VHDL英文：和中文：。
A信号赋值可以有延迟时间；
B信号除当前值外还有许多相关值，如历史信息等，变量只有当前值；
C信号可以是多个进程的全局信号；
D号值输入信号时采用代入符“：=”，而不是赋值符”<=”，同时信号可以附加延时。
9下列不是并行语句的是。
A块语句，进程语句；
B IF语句，CASE语句；
C子程序调用，元件例化GNAL value : INTEGER RANGE 0 TO 15;
SIGNAL out1 : STD_LOGIC ;
...
CASE value IS
WHEN 0 => out1<= ‘1’ ;
WHEN 1 => out1<= ‘0' ;
END CASE;
...
3指出下列程序段中的错误。（2分）
...
PROCESS（CLK）
VARIABLE CNT：INTEGER；
BEGIN
WAIT UNTIL CLK'EVENT AND CLK = ‘1’；--等待时钟CLK的上沿
IF (CLR= ‘1’OR CNT=9) THEN
CNT<=0；
ELSE
CNT<=CNT+1；
END IF；
END PROCESS；
2进程中的信号赋值语句，其信号更新是_____。
A按顺序完成；B比变量更快完成；
C在进程的最后完成；D都不对。
3 VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。
A器件外部特性；B器件的内部功能；
C器件的综合约束；D器件外部特性与内部功能。
4下列标识符中，__________是不合法的标识符。
A State0；B 9moon；C Not_Ack_0；D signall。
5关于VHDL中的数字，请找出以下数字中最大的一个：__________。
A 2#1111_1110#；
B 8#276#；
C 10#170#；
D 16#E#E1。
6下面既是并行语句又是顺序语句的是。
BEGIN
PROCESS（A，B，SEL）
BEGIN
IF SEL =‘0’ THEN C := A;
ELSE C := B;
END IF;
END PROCESS;
END ARTHITECTURE ONE;
4下面程序段中CLK（时钟端），CLR（清零端）均定义为BIT类型，CNT定义为INTEGER类型，指出下列程序段中的语法错误。（4分）
A变量赋值；B信号赋值；
C PROCESS语句；D WHEN…ELSE语句。
7在VHDL中，用语句（）表示clock的下降沿。
A clock’EVENT；B clock’EVENT AND clock=’1’；
C clock=’0’；D clock’EVENT AND clock=’0’。
8下列关于VHDL中信号说法不正确的是：。
五、程序设计题（30分）
1下图是74LS138的外观图，请用VHDL编写程序实现其功能。（10分）
2用VHDL设计一个带清零CLR和复位RST的24进制的计数器。（10分）
3利用VHDL设计一个8选1多路选择器。
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MUX21 IS
PORT( A , B: IN STD_LOGIC;
SEL: IN STD_LOGIC;
C: OUT STD_LOGIC);
END ENTITY MUX21;
ARTHITECTURE ONE OF MUX21 IS
9标准逻辑位有九种定义值‘X’表示强未知；‘1’表示强1；‘U’表示未初始化；‘W’表示；‘Z’表示。
10一般硬件描述语言可以在三个层次上进行电路描述其层次由高到低依次可分为行为级，RTL级和。
二、选择题（10×2分=20分）
1结构体中的语句是，进程中的语句是。
A顺序的，并行的；B并行的，顺序的；
C顺序的，顺序的；D并行的，并行的。
10 VHDL数据对象有三种，下列那另一种不是。
A变量；B常量；C矢量；D信号量。
三、简答（4×5分＝20分）
1简述WHEN-ELSE条件赋值语句和IF-ELSE顺序语句的异同。
2描述VHDL的程序结构。
3阐述过程和函数的区别。
4阐述BIT，BIT_VECTOR，STD_LOGIC和STD_LOGIC_VECTOR的不同。
3 FPGA英文：和中文：。
4 A为实数类型的变量，
A:=16#0E.04#E+2; --A的值为。
5元件例化的作用由和两部分组成
6 VHDL源程序的文件名应与相同，文件类型是（后缀名），否则无法通过编译。
7 VHDL的数据对象包括、和，它们是用来存放各种类型数据的容器。
8 VHDL允许定义两种不同类型的数组，即数组和数组。
四、程序分析题（每小题均有错误，指出错误之处并说明错误原因）（共10分）
1分析以下程序段中的赋值语句，判断正误并指明错误原因。（2分）
VARIABLE A，B，C：BIT;
SIGNAL K, L, M, N: BIT;
...
A<=C AND B;
N:=M;
K<=L;
2指出以下CASE语句中的语法错误。（2分）
试题
2009年~ 2010年第二学期
课程名称：EDA技术及应用专业年级：
考生学号：考生姓名：
试卷类型：A卷■B卷□考试方式:开卷□闭卷■
……………………………………………………………………………………………………………………
一、填空（20×1分＝20分）
1 SOPC英文：和中文：。
2 VHDL英文：和中文：。
A信号赋值可以有延迟时间；
B信号除当前值外还有许多相关值，如历史信息等，变量只有当前值；
C信号可以是多个进程的全局信号；
D号值输入信号时采用代入符“：=”，而不是赋值符”<=”，同时信号可以附加延时。
9下列不是并行语句的是。
A块语句，进程语句；
B IF语句，CASE语句；
C子程序调用，元件例化GNAL value : INTEGER RANGE 0 TO 15;
SIGNAL out1 : STD_LOGIC ;
...
CASE value IS
WHEN 0 => out1<= ‘1’ ;
WHEN 1 => out1<= ‘0' ;
END CASE;
...
3指出下列程序段中的错误。（2分）
...
PROCESS（CLK）
VARIABLE CNT：INTEGER；
BEGIN
WAIT UNTIL CLK'EVENT AND CLK = ‘1’；--等待时钟CLK的上沿
IF (CLR= ‘1’OR CNT=9) THEN
CNT<=0；
ELSE
CNT<=CNT+1；
END IF；
END PROCESS；
2进程中的信号赋值语句，其信号更新是_____。
A按顺序完成；B比变量更快完成；
C在进程的最后完成；D都不对。
3 VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。
A器件外部特性；B器件的内部功能；
C器件的综合约束；D器件外部特性与内部功能。
4下列标识符中，__________是不合法的标识符。
A State0；B 9moon；C Not_Ack_0；D signall。
5关于VHDL中的数字，请找出以下数字中最大的一个：__________。
A 2#1111_1110#；
B 8#276#；
C 10#170#；
D 16#E#E1。
6下面既是并行语句又是顺序语句的是。
BEGIN
PROCESS（A，B，SEL）
BEGIN
IF SEL =‘0’ THEN C := A;
ELSE C := B;
END IF;
END PROCESS;
END ARTHITECTURE ONE;
4下面程序段中CLK（时钟端），CLR（清零端）均定义为BIT类型，CNT定义为INTEGER类型，指出下列程序段中的语法错误。（4分）
A变量赋值；B信号赋值；
C PROCESS语句；D WHEN…ELSE语句。
7在VHDL中，用语句（）表示clock的下降沿。
A clock’EVENT；B clock’EVENT AND clock=’1’；
C clock=’0’；D clock’EVENT AND clock=’0’。
8下列关于VHDL中信号说法不正确的是：。
五、程序设计题（30分）
1下图是74LS138的外观图，请用VHDL编写程序实现其功能。（10分）
2用VHDL设计一个带清零CLR和复位RST的24进制的计数器。（10分）
3利用VHDL设计一个8选1多路选择器。