Debussy 仿真快速上手教程

基于modelsim和debussy的批处理仿真本文将会叙述采用批处理的方法进行modelsim结合debussy仿真调试。

目的在于提高仿真效率。

该流程只适用于FPGA的前仿真，使用verilog文件以及测试文件。

如此操作有以下几个优点：1、虽然开始的时候需要稍作准备，但等你完成了一次仿真后，以后只需要略微修改一下就可以直接应用到其他工程里边去。

相对于采用用modelsim的界面操作，省去了很多例如创建工程、添加仿真文件、进行编译、进行仿真等等节省了宝贵的工作时间。

当然可以提高工作效率。

2、文件管理非常清楚。

所有的verilog文件都放在一个文件夹，所有仿真需要的文件以及仿真结果都放在另外一个文件里边，而且仿真后的文件也相对于使用modelsim界面操作仿真结果要少。

3、还有就是，因为没有界面操作，仿真速度会快很多，特别是采用modelsim进行稍微大的仿真的时候，这时候采用这种方法的优势就更加明显了。

以下是进行仿真前的准备工作第一步：安装modelsim、debussy软件以及编译相应的仿真库，如何安装以及破解，网络上有很多的资料说明，在这里就不详细说了。

对于仿真库的编译，也有很多的方法，可以参考文章《modelsim添加仿真库方法》by Craftor。

许多工程师也在自己的博客写过或转载过相似的库编译的方法。

这些都是我进行批处理仿真前已经做好了。

我的软件都是装在D盘分别是：D:\modeltech_6.5e和D:\Novas\Debussy第二步：创建do文件。

如下（行号不需要）：1、vlib work2、vlog-f vfile.f-incr3、vsim-L xilinxcorelib_ver-L unisims_ver-L simprims_ver-L uni9000_ver-L unisims_ver-pli novas_fli.dll-lib work tuner_iic_tb4、run40ms5、exit然后保存为sim.do解析：1表示创建仿真工作库，也就是将你编译文件之后的文件存在这个work文件夹下。

debussy和modelsim协同仿真(VHDL)1、编辑modelsim根目录下的modelsim.ini文件，将; Veriuser = veriuser.sl 更换为Veriuser = novas_fli.dll。

2、将C:\Novas\Debussy\share\PLI\modelsim_fli54\WINNT下的novas_fli.dll 拷贝至C:\Modeltech_6.1d\win32中3、将C:\Novas\Debussy\share\PLI\modelsim_fli54\WINNT下的novas.vhd拷贝至工程所在目录4、打开modelsim,在工程所在目录新建一个novas的LIB，然后编译novas.vhd文件。

5、在testbentch中增加library novas;use novas.pkg.all;6、在testbentch中添加debussy_debug:processbeginfsdbDumpfile("**.fsdb");fsdbDumpvars(0,"顶层文件名(有testbench的话即为testbench名)");wait;end process debussy_debug;7、编译整个工程，然后仿真8、打开debussy, import design加载文件，设置好顶层文件，打开nWARE，加入信号即可为了更加方便的使用DEBUSSY，我们可以编写DO文件来达到这一目的：1、先新建dc16_tca目录。

比如在E：/WORK/TEMP里新建该目录，把源程序都放在dc16_tca/soure里头。

2、编写tca.do文件：下面是以TCA为例说明一下这个步骤：tca.do:#start#建立并编译novas库vlib novasvmap novas novasvcom -work novas D:/WORK/temp/dc16_TCA/source/novas.vhd#建立并编译work库vlib workvcom -work work d:/work/temp/dc16_tca/source/dc16_constant_def.vhdvcom -work work d:/work/temp/dc16_tca/source/dc16_tca.vhdvcom -work work d:/work/temp/dc16_tca/source/dc16_tca_tb.vhdvsim dc16_tca_tb#仿真运行时间run 10000usquit#end3、然后在dos界面先进入到dc16_tca目录里，比如E：/WORK/TEMP/dc16_tca然后再输入>c:\modeltech_6.1b\win32/vsim -c -do tca.do这里假设modelsim装在C盘个人感觉modelsim的仿真速度用DO文件的方式比用modelsim的GUI方式要快很多。

debussy_debug:process begin fsdbDumpfile("**.fsdb"); fsdbDumpvars(0,"system"); wait; end process debussy_debug; fsdbdumpfile("t1.fsdb");--此处的文件名可以随便取。

Debussy的输入为：Verilog/VHDL或混合语言 源代码，仿真波形文件，SDF 支持的波形格式：vcd，fsdb(fast signal database，比vcd文件小5-50倍)，模拟波形文 件（PowerMill，TimeMill，Avant! StarSim，SmartSpice） 支持的仿真器：Verilog-XL，NC-verilog，NCVHDL，Leapfrog，Modelsim，VCS，Ploaris

1. Modelsim阶段
VHDL通过ModelSim产生FSDB文件
b、将Debussy安装目录下的\share\PLI\modelsim_fli54\WINNT下的 novas.vhd拷贝至工程所在目录，打开modelsim,在工程所在目录新建一个 novas的LIB，然后编译novas.vhd文件。（对于这一步，前期准备工作的时 候就像提取Altera的库一样，将该库文件提取到ModelSim里，生成一个可以 重复使用的novas库，这样就可以一劳永逸不要每个工程都要编译一次这个 库）。 c、在testbentch中增加library novas;use novas.pkg.all;并在testbentch 中添加：
Active Annotation

Debussy功能
Debussy直接编译Verilog\VHDL源代码， 并且采用了预综合技术识别电路的单元，可 以生成原理图。在导入仿真结果后，可以用 Active Annotation在源代码、原理图、状 态图上动态显示变量的仿真值

介绍一、Debussy是一个Verilog/VHDL调试工具Debussy是一套很好的Verilog/VHDL调试工具，可以帮助设计者快速理解复杂的设计，查找和定位设计中存在的问题，提高效率。

二、Debussy包含软件模块Debussy主要有以下几个模块：1、nTrace：超文本连接方式的源代码追踪及分析2、nSchema：原理图显示及分析3、nWave：波形显示及分析4、nState：有限状态机的显示及分析5、nCompare：分析仿真结果，比较其相异处。

Debussy的五个组成部分nTrace, nWave, nSchema, nState, nCompare在FSDB和Knowledge Database (KDB)的支持下高度集成。

三、Debussy功能Debussy直接编译Verilog/VHDL源代码，并且采用了预综合技术识别电路的单元，可以生成原理图。

在导入仿真结果后，可以用Active Annotation在源代码、原理图、状态图上动态显示变量的仿真值。

Debussy的输入为：Verilog/VHDL或混合语言源代码，仿真波形文件，SDF支持的波形格式：vcd，fsdb，模拟波形文件（PowerMill，TimeMill，Avant! Star-Sim，SmartSpice）支持的仿真器：VCS，Verilog-XL，NC-verilog，NC-VHDL，Modelsim，Leapfrog，Ploaris。

操作一、启动1. 启动%debussy启动debussy时，弹出一个nTrace窗口，包含三个子窗口：a、左边是Hierarchical Browser窗口，用来显示设计的层次（design hierachy）。

b、右边是Source Code window，显示源代码。

跟踪信号的驱动、负载。

c、底下是Message window（消息窗口），用来报告操作的结果。

2．导入设计File->Import DesignDebussy提供了两种导入设计的方法：A、从设计源文件直接导入B、从库导入（先将源文件编译成库）Note: 可以用命令的方式直接启动debussy并导入设计文件，即在命令行上列出所有的选项和源文件，或者把这些选项和源文件写到一个文件中，用-f选项指定这个文件。

Liyong xjtu’soc center
Institute of Artificial Intelligence and Robotics
Debussy功能及包含软件模块
Debussy功能
Debussy直接编译Verilog\VHDL源代码，并且采用了预综合技术 识别电路的单元，可以生成原理图。在导入仿真结果后，可以用 Active Annotation在源代码、原理图、状态图上动态显示变量的 仿真值
nWave 的使用 (Cont.)
4. 選擇欲觀察的signal，以中鍵按住拖曳到右邊的視窗， 如圖所示。
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nWave 的使用 (Cont.)
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nTrace 的使用 (Cont.)
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nSchematic 的使用
1. 在 Import Design 完成之後，進入 Interactive Mode。 2. 按 New Schematic icon ，會出現程式相對應的電路 圖。

EDK工程ModelSim仿真流程前期准备：1.已经安装软件工具：Xilinx ISE 11.1ModelSim 6.5Debussy5.4v92.EDK和ModelSim6.5联合仿真库设置完毕3.EDK和ModelSim6.5可以生成”.FSDB”文件，供Debussy波形查看器观察波形以参加电子设计竞赛的H.264工程为例，进行仿真演示。

1.首先确保工程simulation文件夹下没有文件。

2.如果有文件，要通过如下方式清除，不能直接删除。

3.清除后，点击Simulation Generate Simulation HDLFiles，重新生成工程仿真的库文件。

Console控制台显示生成了Simulation ModelSimulation文件夹下生成了一堆文件。

4.在Simulation文件夹下，找到“system_tb.v”文件，打开，添加如下语句initial begin$dumpfile("aa.fsdb");$dumpvars;end以便仿真时，生成fsdb文件。

5.返回XPS界面，选择Simulation->Launch HDL Simulator，通过这种方式，打开了ModelSim6.5软件6.打开了ModelSim6.5软件，如下图所示7.打开Simulation文件夹中的system_setup.do文件，该文件中存放了系统生成的仿真脚本语句。

8.返回ModelSim6.5，在命令行下先输入“do system.do”命令。

9.输入如下命令“vsim -novopt -t ps D:/modeltech_6.5/win32/novas.dll -Lxilinxcorelib_ver -L secureip -L unisims_ver +notimingchecks system_tb glbl”理由（复制system_setup.do文件中第二条脚本语句”vsim -novopt -t ps -L xilinxcorelib_ver -L secureip -L unisims_ver +notimingchecks system_tb glbl”,注意到要仿真生成fsdb波形文件，所以在ps和-L前添加一条新的语句”D:/modeltech_6.5/win32/novas.dll”，要链接这个“novas.dll”动态链接文件。

1 引言
做 ASIC 或者 FPGA 设计中，选择合适的软件工具，对工作的开展有很大的帮助，一杆 利器，绝对可以使工作事半功倍。在 Windows 环境下做 rtl 开发(Verilog/VHDL)，modelsim 是主流的仿真工具。Modelsim 虽然仿真速度快，功能强大。但是在调试查看波形时，便利 性远比不上 debussy。 或许大家对 debussy 有些陌生， 但是说到 linux 下被广泛使用的 verdi， 应该熟悉。Debussy 就是 verdi 的 Windows 版本，都是思源科技 NOVAS 开发的波形调试工 具，具有相同的源码。Debussy 和 verdi 具有相同的操作界面，熟悉 verdi 的工程师，使用 debussy 很容易上手。
图 6 Debussy 导入设计
4.
选中”From File”选项卡，然后在左下方的窗口中，按路径依次双击文件夹并打开， 找到 nv_lab1.f 的位置， 这时右下侧窗口显示出 nv_lab.f 文件， 双击该文件， 把 nv_lab.f 添加到了 Design Files 列表中，如图 7。然后点击 OK 按钮，则在 Debussy 中打开 了 lab1 的设计。
图 8 Debussy 中打开波形窗口
图 9 打开的波形窗口
6.
在波形窗口菜单栏，点击 File Open，在弹出的对话框中按路径找到 sim_top.fsdb 文件，双击，打开波性文件，如图 10 所示。
图 10 找到并打开波性文件
7.
查看信号波形。如图 11 所示，切换到 debussy 主界面，通过左边的导航栏，找到 想查看的文件并双击打开， 在文件中选中需要观察的信号， 可以按住鼠标左键拖动， 选中多个新号，选中后按 ctrl+w 键，把信号添加到波形窗口中。

Debussy 仿真快速上手教程Debussy 介绍Debussy 是NOVAS Software, Inc(思源科技)发展的HDL Debug & Analysis tool，这套软体主要不是用来跑模拟或看波形，它最强大的功能是：能够在HDL source code、schematic diagram、waveform、state bubble diagram之间，即时做trace，协助工程师debug。

可能您会觉的：只要有simulator如ModelSim就可以做debug了，我何必再学这套软体呢? 其实Debussy v5.0以后的新版本，还提供了nLint -- check coding style & synthesizable，这蛮有用的，可以协助工程师了解如何写好coding style，并养成习惯。

下图所示为整个Debussy 的原理架构，可归纳几个结论：Debussy有四个主要单元(component)，nTrace、nWave、nSchema、nStatenTrace -- Hypertext source code analysis and browse tool (为%Debussy &所开启的主画面)nWave -- Waveform analysis tool (可由nTrace内开启，或直接%nWave &开启)nSchema -- Hierarchy schematic generatornState -- Finite State Machine Extraction and analysis toolDebussy本身不含模拟器(simulator)，必须呼叫外部模拟器(如Verilog-XL or ModelSim)产生FSDB file，其显示波形的单元"nWave"透过读取FSDB file，才能显示波形或讯号值的变化快速上手五部曲：(Debussy v.5.2)1. Import Files and generate FSDB file2. Trace between hierarchy browser and source code3. Trace between hierarchy browser、source code and schematic4. Trace between hierarchy browser、source code、schematic and waveform5. nLint(nState本文没介绍，有兴趣的读者，请依文后的连结，自行下载CIC所提供的NOVAS原厂编写教材参考)1. Import Files and generate FSDB file1-1 启动Debussy：% Debussy & (此处的D大小写都可以，但其它指令的大小写可能就有差别)开启nTrace window如下，此时工作目录下会新建一个"DebussyLog"目录1-2 Import Files：File \ Import Design...结果如下图所示：nTrace视窗中，含有三个区域，Hierarchical Brower、Source code window、Message window。

目录Debussy 仿真快速上手教程错误！未定义书签。

Debussy 介绍......................................................................................... 错误！未定义书签。

1. Import Files and generate FSDB file ............................................. 错误！未定义书签。

1-1 启动Debussy ........................................................................... 错误！未定义书签。

1-2 Import Files ............................................................................... 错误！未定义书签。

1-3 设定外部模拟器 ..................................................................... 错误！未定义书签。

1-4 切换到Interactive Mode ......................................................... 错误！未定义书签。

1-5 结束程式 ................................................................................. 错误！未定义书签。

1-6 快速启动执行序 ..................................................................... 错误！未定义书签。

1-7 其他启动Debussy的方法...................................................... 错误！未定义书签。

一、GUI形式观察波形（仅观察波形）1. 用modelsim进行一次完整的仿真，注意一、仿真时要调用参数 -pli <Debussy安装目录>/share/PLI/modelsim_pli/WINNT/novas.dll，即在命令行中输入vsim–pli…<你所编写的testbench文件>，当然，也可以采用一劳永逸的方法：将Debussy 安装目录下的\share\PLI\modelsim_pli\WINNT中的novas.dll拷贝到modelsim安装目录下的win32文件夹中。

然后在modelsim.ini文件中的[vsim]标签下添加Veriuser=novas.dll。

注意二、testbench里的需要加上以下语句：以保证仿真完成后产生*.fsdb波形文件。

所有仿真的结果都存在这个文件中。

debussy可以通过调用这个文件来观察波形。

2. 打开Debussy，如下图所示打开nWave，有两种方式来打开：点击快捷按钮或者选择Tools->New Waveform，如下图所示：3. 调入波形文件，即files->open即可。

界面没有变化。

4. 观察波形，点击按钮或者Signal->Get signals，如下图所示：选中需要查看的信号，选中后背景变黑。

如下图所示。

然后点击Apply，如下图所示：点击OK后，得到下图所示的波形：此时，波形观察完成。

由于所有的信号都已经在*.fsdb文件中，可以方便的查看单独的或多个波形而不用重新仿真。

二、GUI形式配合原始设计文件观察波形Debussy的一大优点在于可以在波形和原始设计文件中切换，即它可以像VC一样进行调试，选中设计文件的某一个信号，查看其波形，甚至可以设计触发条件查看到相应位置。

此时，需要在观察波形前将所有*.V(这里仅以verilog语言为例)文件以及编写的testbench 文件加载到Debussy中去。

Modelsim与debussy在FPGA仿真和debug中的应⽤仿真是FPGA设计中的⼀个⾮常重要的环节，但很多朋友在做FPGA设计的过程中，却并没有意识到仿真的作⽤，也没有⼀个好的仿真流程来保证仿真验证的效果。

我们做仿真的⽬的是要通过仿真找到设计中潜在的问题并解决之，这就需要⼀个debug 的过程。

在这篇⽂章中，会讨论⼀下我对FPGA设计中仿真验证和debug的看法，也介绍⼀下modelsim+Debussy在仿真和debug中的应⽤流程。

记得在学校的时候，搭硬件系统要⽤到FPGA。

那时候没有任何FPGA设计的经验，也没有好的设计流程可以参考。

在做设计的时候，基本上是很随意的去写代码，很少顾及到甚⾄很基本的设计原则。

代码写好后，尽管有验证代码正确性的意识，但并没有成熟可靠的⽅法可以使⽤，基本上就是画⼀些简单的波形作为激励信号，通过开发软件⾃带的仿真⼯具，⼤概看⼀下输出的波形是不是正确。

这样做存在很多问题。

⾸先测试覆盖率⾮常的低，激励信号不可能做的很复杂，不可能涵盖所有需要验证的设计环节；再者就是要看被测设计的输出波形来检验设计是否正确，这样就需要⼤量的时间，效率很低。

在发现设计有问题的时候，检查设计代码，也⽤很原始的⼿段，⼀⾏⼀⾏的去查看，没有意识到或者说根本就不知道有⼯具软件可以来做trace。

更通常的验证⽅法就是在FPGA程序写好以后，综合出来，烧录到实际的系统中，在系统上直接验证。

但这种做法，效率低下且有问题的话，很难debug。

另外⽐较糟糕的是很难发现⼀些⽐较特殊的问题。

后来在公司的时候，做IC设计，公司有⽐较成熟和完善的设计流程。

主要⽤NC来做仿真，⽤debussy来做debug。

成熟和完善的设计流程带来的就是⽐较⾼的仿真的效率和⽐较⾼的覆盖率，我们在debug的时候，基于⽐较好的流程和⽅法，效率也⽐较⾼。

数年⼯作下来，让我建⽴起了⼀个基本的仿真验证的概念，这个时候，再回头看当初做FPGA设计的时候所遇到的问题，感触颇深。

Debussy 入门指南（上）ahan/阿憨ahan.mail@Debussy 简介Debussy 智能调试系统改善了不同层次，门级、RTL和行为级复杂AISC和IC的调试过程。

它提供了一个集成Verilog和HDL分析和调试的工具来减少整个芯片设计的时间，提高工程师的工作效率。

主要部件有：nTrace – 一个独立的层次行的源代码分析和浏览工具。

nSchema – 一个面向调试的层次性的原理图生成器。

nWave－一个无比全面的波形分析工具。

nState—一个功能强大的快速验证有限状态机功能的调试工具。

所有Debussy模块全部通过一个智能的数据库和FSDB。

信号的数值状态自动链接到所有的窗口。

操作直观方便，有上下文和超级链接。

例如，紧密的集成环境可以让你找到一个信号的源代码或者原理图和波形图，通过把这个信号拉入源代码窗口中。

Debussy 有两种工作模式：交互模式和后处理模式。

使用你设计的HDL 源代码，Debussy 可以生成FSDB（Fast Signal DataBase）。

你也可以通过Debussy把VCD或者TimeMill、PowerMill 仿真结果转为FSDB。

Debussy支持在读入VCD文件的时候直接转化为FSDB格式。

交互模式可以让你实时的控制你的仿真并用图形调试仿真结果。

后处理模式可以让你输出仿真的结果通过PLI输出到FSDB文件中。

在仿真结束后再到debussy中做交互式调试。

Debussy窗口界面Debussy是一个多窗口，用户界面简便的应用软件。

它可以在Linux，Motif，OpenWindows和其他X－window的系统上运行。

下面我们逐一介绍：nTrace – 一个独立的层次形的源代码分析和浏览工具。

当你启动Debussy，nTrace会显示在中间的窗口中，作为其他窗口创建的主界面。

当你在nTrace中打开一个新的设计，Debussy就会关闭存在的nWave和nSchema窗口。

Debussy 教程
作者：未知 时间：2006-03-26 06:23:02 来自：网上转载 浏览次数：1732 文字大小： 【大】 【中】 【小個 Verilog 寫 的 4-bit full-adder ， 與 testbench)
觀念介紹 Debussy 是 NOVAS Software, Inc ( 思 源 科 技 ) 發 展 的 HDL Debug & An alysis tool ，這 套 軟 體 主 要 不 是 用 來 跑 模 擬 或 看 波 形 ，它 最 強 大 的 功 能 是 ：能 夠 在 HDL source code 、 schematic diagram 、 waveform 、 state bubble diagra m 之 間 ， 即 時 做 trace ， 協 助 工 程 師 debug 。 可 能 您 會 覺 的 ： 只 要 有 simulator 如 ModelSim 就 可 以 做 debug 了 ， 我 何 必 再 學 這 套 軟 體 呢 ? 其 實 Debussy v5.0 以 後 的 新 版 本 ， 還 提 供 了 nLint -- check coding style & synthesizable ， 這 蠻 有 用 的 ， 可 以 協 助 工 程 師 了 解 如 何 寫 好 co ding style ， 並 養 成 習 慣 。 下 圖 所 示 為 整 個 Debussy 的 原 理 架 構 ， 可 歸 納 幾 個 結 論 ： Debussy 有 四 個 主 要 單 元 (component) ， nTrace 、 nWave 、 nSche ma 、 nState nTrace -- Hypertext source code analysis and browse to

Debussy使用指南一、Debussy介绍Debussy 是NOV AS Software, Inc(思源科技)发展的HDL Debug & Analysis tool，这套软体主要不是用来跑模拟或看波形，它最强大的功能是：能够在HDL source code、schematic diagram、waveform、state bubble diagram之间，即时做trace，协助工程师debug。

注：本文使用的Debussy版本为：54v9。

Debussy本身不含模拟器(simulator)，必须呼叫外部模拟器(如Verilog-XL or ModelSim)产生FSDB file，其显示波形的单元"nWave"透过读取FSDB file，才能显示波形或讯号值的变化。

二、启动与导入启动Debussy后，需要导入已编译成功的v文件以及相应的testbench导入文件：File\Import Design三、nTrace介绍3-1在Hierarchy browser点击“+”可以展开这个testbench所引用的所有模块3-2点击左侧的模块名称，右边的source code window就会立即切换到相应的module3-3 点击代码内的模块名称也会转到左侧的模块列表中你可以利用此方法轻易的追踪出project中所有design之间彼此的联系3-4除了追踪design之间的关联性，也可以用同样的方法追踪出信号的drivers与loads。

点选代码中的任意信号，使用工具栏中“D”与“L”可以查看此信号的drivers与loads，右侧的箭头用于选择上一个与下一个。

四、nSchema介绍点击工具栏中的New Schematic即可进入nSchema,中的上一层与下一层，当到达最底层时，可以通过双击某一图形单元查看其代码五、nWave介绍5-1 fsdb文件生成Debussy中，nWave只能导入fsdb文件来观察波形，fsdb文件通常是有ModelSim软件生成的，但要让ModelSim能成生成fsdb文件，必需要有如下步骤：第一步：挂PLI找到Debussy安装目录下\share\pli\modelsim_pli\winnt\下的novas.dll文件，复制到ModelSim安装目录下\win32中，找到modelsim.ini(通常在我的文档中或modelsim安装目录下)，去“只读”勾选进行编辑，找到[vsim]，添加Veriuser = novas.dll第二步：修改环境变量变量名：D_LIBRARY_PATH变量值：Debussy安装目录下的novas.dll如D:\Debussy\share\pli\modelsim_pli\winnt\novas.dll变量名：PLIOBJS变量值：同上（注：上述步骤只需配置一次）第三步：在testbench中加入如下代码initialbegin$fsdbDumpfile("filename_you_want.fsdb");$fsdbDumpvars;end第四步：在modelsim中进行编译，仿真，run，之后就产生了fsdb文件5.2nWave使用点击工具栏中New Waveform进入nWave。

produes操作步骤
PRODUCE ISIS是英国Lab center公司开发的电路分析与实物仿真软件。

它运行于Windows操作系统上，可以仿真、分析(SPICE)各种模拟器件和集成电路。

PRODUCE ISIS的工作界面是一种标准的Windows界面。

包括：标题栏、主菜单、标准工具栏、绘图工具栏、状态栏、对象选择按钮、预览对象方位控制按钮、仿真进程控制按钮、预览窗口、对象选择器窗口、图形编辑窗口。

在图形编辑窗口内完成电路原理图的编辑和绘制。

为了方便作图坐标系统(CO-ORDINATE SYSTEM)ISIS中坐标系统的基本单位是10nm，主要是为了和Proteus ARES保持一致。

但坐标系统的识(read-out)单位被限制在1h。

坐标原点默认在图形编辑区的中间，图形的坐标值能够显示在屏幕的右下角的状态栏中。

点状栅格(The Dot Grid)与捕捉到栅格(Snapping to a Grid)
编辑窗口内有点状的栅格，可以通过View菜单的Grid命令在打开和关闭间切换。

点与点之间的间距由当前捕捉的设置决定。

捕捉的尺度可以由View菜单的Snap命令设置，或者直接使用快捷键F4、F3、F2和CTRL+F1。

若键入F3或者通过View。

如果你想要确切地看到捕捉位置，可以使用View菜单的命令，选中后将会在捕捉点显示一个小的或大的交叉十字。

Debussy的五个组成部分nTrace, nWave, nSchema, nState, nCompare在FSDB和 Knowledge Database (KDB)的支持下高度集成。
Debussy介绍
Debussy介绍
三、Debussy功能
Debussy直接编译Verilog/VHDL源代码，并且采用了 预综合技术识别电路的单元，可以生成原理图。在导入仿真 结果后，可以用Active Annotation在源代码、原理图、状态 图上动态显示变量的仿真值。 Debussy的输入为：Verilog/VHDL或混合语言源代码， 仿真波形文件，SDF 支持的波形格式：vcd，fsdb，模拟波形文件 （PowerMill，TimeMill，Avant! Star-Sim，SmartSpice） 支持的仿真器：VCS，Verilog-XL，NC-verilog，NCVHDL，Modelsim，Leapfrog，Ploaris。
Debussy操作：
Debussy操作
二、根据仿真结果进行调试
1.生成仿真的波形文件
Debussy提供的新的波形文件格式FSDB(Fast Signal DataBase)，相比于VCD格式，压缩量大，比vcd文 件小5-50倍，加载速度快。 Debussy提供了PLI（for Verilog）和FLI（for VHDL） 接口，我们可以在仿真时直接导出FSDB文件。
Debussy操作
（2）用nSchema窗口进行调试
STEP 1: 生成“out”信号的Fan-In Cone逻辑 选择菜单 Tools -> New Schematic -> Fan-In Cone
STEP 2: 把仿真结果标注到Fan-In Cone窗口中 选择菜单Schematic->Active Annotation STEP 3: 分析Fan-In Cone，追溯问题根源。 Note: Fan-In Cone will stop at storage elements， functional blocks，FSMs and primary IOs.

如何使用D e b u s s y与M o d e l S i m做C o-S i m u l a t i o n(S O C)(V e r i l o g)(V H D L)(D e b u s s y)(M o d e l S i m)-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIAN如何使用Debussy与ModelSim做Co-Simulation(SOC) (Verilog) (VHDL) (Debussy) (ModelSim)Abstract本文介绍如何使用Debussy与ModelSim做Co-Simulation，并使用Verilog、VHDL以及Verilog搭配VHDL交叉一起simulation。

Introduction使用环境：Debussy 5.4 v9 + ModelSim SE 6.3e我之前一直使用Debussy + NC-Verilog做simulation，Debussy (Verdi)可以说是HDL的Source Insight，是trace与debug的神兵利器，NC-Verilog也是Verilog simulator中速度最快的，可是最近因工作需要，拿到的一包code却是用Verilog写RTL，用VHDL写testbench，所以必须2种语言一起做simulation，我在NC-Verilog一直无法成功让两种语言一起simulation。

ModelSim虽然支援Verilog + VHDL co-simulation，但用惯Debussy的我还是无法忘怀其方便的trace code方式，所以若能让ModelSim也能dump出Debussy所需要的fsdb档案，这样就太完美了。

接下来会分4个方式讨论1.RTL与testbench皆使用Verilog2.RTL与testbench皆使用VHDL3.RTL使用VHDL，testbench使用Verilog4.RTL使用Verilog，testbench使用VHDL1.RTL与testbench皆使用VerilogStep 1：设定ModeSim使用Verilog PLI (因为testbench使用Verilog)将C:\Novas\Debussy\share\PLI\modelsim_pli\WINNT\novas.dll复制到C:\Modeltech_6.3e\win32\下修改C:\Modeltech_6.3e\modelsim.ini，将Veriuser部分修改成如下所示：; List of dynamically loaded objects for Verilog PLI applications; Veriuser = veriuser.sl; use by verilogVeriuser = novas.dll; use by vhdl; Veriuser = novas_fli.dll复制代码modelsim.ini是个read only档，要修改前记得修改其属性才能存档。