使用Stratix Ⅲ FPGA实现功耗更低、性能更高的系统

实现低功耗FPGA电子系统优化技巧与方法本文首先与实测系统功耗进行对比，验证了Xilinx公司ISE软件包中FPGA 功耗估算工具XPower的准确性。

然后对FPGA设计中影响系统功耗的几个相互关联的参数进行取样，通过软件估算不同样点下的系统功耗，找到功耗最低的取样点，得到最佳设计参数，从而达到优化系统设计的目的。

实验中通过这种方法，在一个FPGA读写SRAM 的系统中，在单位时间读写操作数固定的条件下，选取了读写频率与读写时间占空比这两个参数来优化系统功耗。

最终测试数据证明了该方法的正确性。

FPGA在各种电路设计中广泛应用，如何对FPGA系统进行低功耗优化成为一个重要的现实问题。

从最早的FPGA功耗模型的建立[1]，到较完善的FPGA功耗估算模型[2]，再到现在功耗估算工具的出现[3]，FPGA设计时对功耗的预估已经越来越准确，节约功耗的方法也越来越多样。

本文基于FPGA功耗的预估，提出将影响功耗的因素做为功耗函数的参数，根据参数取样并预估样点功耗找到功耗函数的最小值，从而得到最佳参数以优化系统设计并节约系统功耗的方法。

设计了一个FPGA读写常用存储器SRAM的系统，选取了读写频率与读写时间占空比这两个参数来优化系统功耗，通过对比预估值与实测值证明了该方法的正确性。

1 FPGA功耗估算工具1.1 XPower介绍Xilinx公司的ISE Design Suite工具套件中提供了功耗仿真器XPower Analyzer，它可以对可编程逻辑器件的功耗进行分析[3]。

功耗来源分静态功耗和动态功耗两部分[1]。

静态功耗主要由晶体管的泄漏电流和FPGA偏置电流引起，它与工艺技术、晶体管特性、晶体管个数、采用的绝缘介质等因素有关，这些是由FPGA本身决定的，与电路活动无关。

晶体管的泄漏电流主要由三部分组成：亚阈值漏电流、栅极漏电流和源漏极反偏漏电流，已经有文献对它们的值进行精确建模[4]。

动态功耗是器件核心或I/O在开关状态切换中消耗的能量[1]。

Altera公司是一家知名的半导体公司，致力于生产和销售可编程逻辑器件（PLD）和现场可编程门阵列（FPGA）等产品。

下面将列举Altera公司旗下的CPLD和FPGA产品，帮助大家更好地了解这家公司的产品线。

一、CPLD产品线1. MAX 7000系列MAX 7000系列是Altera公司推出的一款CPLD产品，具有低功耗、高性能和可编程性强的特点。

该系列产品广泛应用于通信、工业控制、汽车电子等领域，为客户提供了稳定可靠的解决方案。

2. MAX 9000系列MAX 9000系列是Altera公司的另一款CPLD产品，采用了先进的CMOS工艺和可编程逻辑单元，具有高密度、可靠性高的特点。

该系列产品在航空航天、国防安全、医疗设备等领域有着广泛的应用。

二、FPGA产品线1. Stratix系列Stratix系列是Altera公司旗下最为知名的FPGA产品之一，拥有高速、高密度、低功耗等特点，适用于需要大规模数据处理和高性能计算的应用场景。

该系列产品常用于人工智能、云计算、数据中心等领域。

2. Cyclone系列Cyclone系列是Altera公司针对中小规模应用市场推出的FPGA产品，具有低成本、低功耗、高性能等特点。

该系列产品在嵌入式系统、工业自动化、网络通信等领域有着广泛的应用。

3. Arria系列Arria系列是Altera公司旗下的高性能FPGA产品，具有高速、低功耗、灵活性强等特点，适用于需要高性能和灵活性的应用场景。

该系列产品在无线通信、高性能计算、高清视频等领域有着广泛的应用。

通过以上列举，我们可以看到Altera公司在CPLD和FPGA领域拥有丰富的产品线，为不同领域的客户提供了多样化的解决方案。

期待Altera在未来能够持续推出更多高性能、低功耗的PLD和FPGA产品，满足客户不断增长的需求。

Altera公司作为半导体行业的领军企业，一直以来致力于为全球各行业提供高性能、低功耗的可编程逻辑器件（PLD）和现场可编程门阵列（FPGA）产品。

fpga 低功耗设计方法小伙伴们！今天咱们来聊聊FPGA低功耗设计方法呀。

FPGA可是个很厉害的东西呢，但要是能让它功耗低一些就更棒啦。

一种办法就是优化时钟策略哦。

你想啊，时钟就像FPGA的心跳一样，跳得太快太猛，那功耗肯定蹭蹭往上涨。

所以呢，能降低时钟频率的地方就降低一点，不过也不能降得太过分啦，不然它就不好好干活喽。

还有啊，那些用不到的时钟就别让它一直跳啦，把它关掉，就像睡觉的时候把灯关掉一样，能省不少电呢。

再有呢，就是数据通路的优化啦。

数据在FPGA里面跑来跑去的，要是路线规划得不好，那也会浪费很多能量。

就像你出门开车，如果老是走弯路，油就费得多呀。

所以要让数据走最短的路径，减少不必要的转换和缓冲。

比如说，在设计算法的时候，尽量让数据的处理简单直接，不要绕来绕去的。

还有一个很重要的点，就是合理使用FPGA的资源。

不能一股脑儿地把所有资源都用上，就像你收拾东西，不能把所有东西都堆在一个小盒子里，那样既乱又占地方。

要根据实际的功能需求来分配资源，多出来的就别让它空转啦，该休息就休息。

比如说一些逻辑块，要是没用到，就别让它在那空耗电啦。

电源管理也不能忽视哦。

给FPGA提供合适的电压，就像给手机充电，电压太高或者太低都不好。

有的FPGA有多种电源模式可以选择，那就根据实际情况挑一个最省电的模式呗。

在代码编写方面也有小窍门呢。

比如使用一些低功耗的库函数，这就像是给FPGA 穿上了一件节能的小衣服。

而且写代码的时候要简洁明了，不要写那些复杂又费电的代码结构。

FPGA的低功耗设计就像是照顾一个小宠物一样，要从各个方面去关心它，从时钟到数据通路，从资源利用到电源管理，还有代码编写。

只要把这些小细节都做好了，就能让FPGA在低功耗的状态下好好工作啦，是不是很有趣呢？。

白皮书Stratix III FPGA 信号完整性2006年11月，1.0版1WP-01008-1.0随着器件开关速率的提高以及器件引脚数量的增多，信号和电源完整性成为非常突出的问题，它既可以成就一个系统也可能毁掉一个系统。

在90nm 工艺技术上工作良好的芯片设计未必能够适应65nm 芯片。

较差的信号完整性降低了可靠性，劣化了系统性能，最糟糕的情况下会导致系统彻底失败。

在前代Stratix II 系列基础上，Stratix ® III FPGA 进行了全面改进，提高了信号和电源完整性。

这些改进包括管芯和封装级信号回路优化，其8:1:1用户I/O 至地/电源比降低了环路电感；改进的去耦合方案；动态片内匹配(OCT )；可编程LVDS 缓冲；以及新的摆率和交差输出延迟控制功能，这一功能使设计人员可以控制器件的噪声电平。

本白皮书介绍Altera ®Stratix III FPGA 的这些新特性和改进措施是怎样通过提高信号和电源完整性，简化印刷电路板(PCB )设计来解决这些问题，帮助客户进行系统设计的。

引言当今的系统需要更高的性能和更大的带宽，促使器件采用更快的开关速率和更多的引脚，特别是在FPGA 中，引脚以成百的数量增加。

系统运行在吉赫兹速率上时，时序余量下降，而器件边沿速率增大，杂散电容电感对器件信号和电源完整性的影响成为设计人员最关心的问题。

交叉串扰、振铃、同时开关噪声(SSN )、反射、抖动，以及由于传输线效应导致的信号衰减等现象妨碍了信号完整性，增加了PCB 设计的难度和复杂度。

必须仔细的设计PCB 和芯片电源分配网络(PDN )，否则，PDN 将影响系统的电源完整性。

信号完整性的影响系统设计人员在管理信号完整性以及运行系统性能仿真时必须非常小心。

较差的信号完整性降低了可靠性，劣化了系统性能，最糟糕的情况下会导致系统彻底失败，因此，他们投入了大量的时间和精力进行系统调试。

Xilinx高性能SPARTAN-3A DSP平台FPGA又添低功耗器件XtremeDSP产品线新增器件进一步优化高性能DSP的功耗Xilinx公司时间:2007年08月08日字体: 大中小关键词:<"cblue" "/search/?q=SPARTAN-3A" target='_blank'>SPARTAN-3A<"cblue""/search/?q=DSP" target='_blank'>DSP<"cblue" "/search/?q=Xilinx" target='_blank'>Xilinx全球可编程逻辑解决方案领导厂商赛灵思公司（Xilinx, Inc. (NASDAQ: XLNX)）今天宣布其Xtreme<"cblue""/search/?q=DSP" title="DSP">DSP?信号处理解决方案产品系列新增功耗优化的Spartan?-3A DSP器件。

这个目前业已投入量产的FPGA新器件，为低成本且低功耗FPGA领域的应用如军事通信战术无线电系统、无线接入点和便携式医疗设备等，提供了高性能的数字信号处理(DSP)能力。

与标准器件产品相比，<"cblue""/search/?q=Spartan-3A" title="Spartan-3A">Spartan-3A DSP低功耗 (LP)器件的静态功耗降低了50%，而在待机模式下静态功耗的降低更是高达70%。

同时，Spartan-3A DSP低功耗器件还具有工业额定等级。

降低的功耗与Spartan-DSP系列固有的因集成专用DSP电路而拥有的动态功耗优势互为补充、相得益彰。

三种高斯随机序列的FPGA实现分析作者：夏阳范红旗卢再奇付强来源：《现代电子技术》2011年第17期摘要：对目前常用的产生高斯随机序列的方法进行了总结，在Stratix Ⅲ系列的芯片EP3SE260F1152C3上进行了仿真验证，并且分别利用软件SPSS和QuartusⅡV7.1对三种方法所产生的高斯序列进行了正态性检验和资源消耗的对比。

最后从工程实用的角度出发，分别对这三种方法进行了分析比较，对于在工程上实现高斯随机序列具有一定的参考意义。

关键词：均匀分布；高斯分布； CORDIC； FPGA中图分类号：TN911-34; TP391.9 文献标识码：A文章编号：1004-373X(2011)17-0010-05Realization and Analysis of Three Methods of Generating Gaussian Random Sequence on FPGA XIA Yang， FAN Hong-qi， LU Zai-qi， FU Qiang(ATR Key Lab, National University of Defense Technology, Changsha 410073, China)Abstract： The common method of generating Gaussian random sequence is summarized. The simulation is implemented on EP3SE260F1152C3 which is belong to the series of Stratix Ⅲ,and the comparison between normality testing and resource consuming is made for the Gaussian random sequence generated by the three methods using software SPSS and QuartusⅡV7.1. From a practical point of engineering, three methods are analyzed and compared, some reference value is provided in the project to achieve Gaussian random sequence.Keywords： uniform distribution; Gaussian distribution; CORDIC; FPGA0 引言在许多雷达系统、通信系统、武器制导系统中，都需要用噪声发生器来检测系统的抗噪声干扰能力，而符合高斯分布的噪声是最常用的一种噪声［1］。

Stratix系列的CPLD器件的性能及应用研究近年来，随着集成芯片制造技术的发展，可编程逻辑器件（PLD）在速度和集成度两方面得到了飞速提高。

由于它具有功耗低、体积小、集成度高、速度快、开发周期短、费用低、用户可定义功能及可重复编程和擦写等许多优点，应用领域不断扩大，越来越多的电子系统开始采用可编程逻辑器件来实现数字信号处理，从而使通用DSP芯片难于完成的一些时序组合逻辑和某些简单的大运算量的数学计算得以实现。

继QuickLogic 和XILINX分别开发了内含嵌入式FIR core的CPLD之后，ALTERA公司又推出了新一代可编程逻辑器件Stratix系列，其性能完全满足高速数字信号算是系统的设计要求。

1 Stratix系列器件的主要特性同其它含有嵌入式FIR core的CPLD相比较，Stratix系列CPLD采用了1.5V内核，0.13μm全铜工艺，由QuartusII 2.0以上版本软件支持，可以重复编程，通过JTAG接口或者EPROM加载程序，内部有DSP模块、PLL、大带宽高速I/O接口和大容量存储模块。

主要内部资源参见表1。

表1 Stratix器件内部资源表该系列CPLD主要特点包括：·高性能体系：Stratix系列器件的新结构采用了DitrectDriveTM技术和快速连续MultiTrackTM互联技术。

MultiTrackTM互联技术可以根据走线不同长度进行优化，改善内部模块之间的互联性能。

Altera公司特有的DirectDriveTM技术保证片内所有的函数可以直接连接使用同一布线资源。

这两种技术与QuartusII 2.0以上版本软件提供的LogicLock （tm）功能相结合，便于进行模块化设计，简化了系统集成。

Stratix系统器件片内的全局和本地时钟资源提供了多达40个独立的系统时钟，有利于实现最丰富的系统性能；全新的布线结构，分为三种长度的行列布线，在保证延时可预测的同时，增加了布线的灵活性。

（原创版4篇）编制:_______________审核:_______________审批:_______________编制单位:_______________编制时间:_______________序言下面是本店铺为大家精心编写的4篇《fpga降低功耗方法》，供大家借鉴与参考，希望能够帮助到大家。

下载文档后，可根据您的实际需要进行调整和使用。

（4篇）《fpga降低功耗方法》篇1FPGA 设计降低功耗的方法涉及到多个方面，包括硬件设计、软件算法、功耗分析工具和个人设计方法。

以下是一些常见的 FPGA 降低功耗的方法：1. 选择低功耗的 FPGA 器件：选择功耗更低的 FPGA 器件可以降低整个系统的功耗。

2. 优化硬件设计：通过优化硬件设计，如减少不必要的连线和逻辑单元，可以减少 FPGA 的功耗。

3. 优化软件算法：使用高效的软件算法可以减少 FPGA 的功耗。

例如，使用流水线技术、数据压缩和解压缩技术等。

4. 使用功耗分析工具：使用功耗分析工具可以帮助设计师了解 FPGA 的功耗分布，从而选择合适的降功耗方法。

5. 个人设计方法：设计师可以根据自己的经验和判断，采用一些有效的设计方法来降低功耗。

例如，尽量减少使用高速时钟、合理分配逻辑资源和内存等。

《fpga降低功耗方法》篇2FPGA 功耗的降低方法涉及到多个方面，包括硬件设计、软件算法、系统设计和功耗分析工具等。

以下是一些常见的 FPGA 降低功耗的方法：1. 选择低功耗的 FPGA 器件：选择具有更低功耗的 FPGA 器件，如 Xilinx 的 Ultrascale+和 Intel 的 Arria 10 等，可以减少功耗。

2. 使用高效的硬件设计方法：使用高效的硬件设计方法，如使用较小的逻辑单元、较少的级联、优化的时钟树和布局布线等，可以降低功耗。

3. 优化软件算法：使用优化的软件算法，如基于特征的合成、时序约束和门级优化等，可以减少 FPGA 的功耗。

采用Stratix系列FPGA器件实现可访问三口RAM操作的SDRAM控制器设计引言SDRAM 具有存储容量大、速度快、成本低的特点，因此广泛应用于雷达信号处理等需要海量高速存储的场合，但是SDRAM 的操作相对复杂，需要有专门的控制器配合处理器工作完成数据的存取操作。

随着FPGA 技术的快速发展及其应用的普及，用FPGA 实现SDRAM 控制器是目前最流行的技术手段。

虽然现在FPGA 的生产商提供了一些通用的SDRAM 控制器，但是在雷达信号处理等一些专用领域内这些通用的SDRAM 控制器难以满足需要，需要开发适合的专用的SDRAM 控制器。

本文以一个典型的雷达信号存储与预处理系统为应用背景，用Altera 公司的Stratix 系列FPGA 实现了一个三端口非透明型的SDRAM 控制器，该控制器内部具有灵活准确的优先级仲裁功能，在保证多个端口平均分配SDRAM 带宽的同时不影响数据传输的带宽，采用乒乓的DMA 传输机制大大提高了数据传输的带宽和效率。

2 SDRAM 的特点及其基本操作SDRAM 是在现有的标准动态存储器中加入同步控制逻辑(一个状态机)，利用一个单一的系统时钟同步所有的地址数据和控制信号，它具有如下一些特点：结构特点：存储容量大，受输出管脚数量限制，其存储单元设计成矩阵形存储结构，因此地址分为行地址和列地址，首先给出行地址选通一行（或一页），然后给出列地址选中要访问的地址单元；采用电容存储信息，因此需要定时充电（刷新）；同步访问：所有信号都在时钟上升沿采样有效才认为有效；基于猝发（Burst）方式访问：在发出一次读写命令之后，SDRAM 自动访问长度为猝发长度的地址空间，非Burst 访问的效率很低；速度快：只要SDRAM 控制器合理设计时序，可以实现单周期访问一个地址单元。

SDRAM 的基本操作包括：初始化、激活、预充电、刷新等等。

采用单片高性能的Stratix系列FPGA器件的单路高清IP网络摄像机的功
能模块方案
IP 网络摄像机是基于网络传输的数字化设备，网络摄像机除了具有普通复合视频信号输出接口BNC 外（一般模拟输出为调试用，并不能代表它本身的效果），还有网络输出接口，可直接将摄像机接入本地局域网。

每一个IP 网络摄像机都有自己的IP 网址，数据处理功能，和内置的应用软件，可以当网络服务器、FTP 服务器、FTP 用户端和邮箱用户端，许多高级的IP 网络摄像机还包括其特殊功能，比如移动探测、警报讯号输出/ 输人设备和邮件支持功能。

方案概述
Ameya360 IP 摄像机解决方案采用单片高性能的Stratix 系列FPGA 器件的单路高清IP 网络摄像机的功能模块方案，加上嵌入的智能软件算法模块即可组成智能网络摄像机。

显然，一台智能网络摄像机，即由摄像镜头、CCD 或CMOS 成像器件、A/D 与预处理部分、智能软件算法模块、编码压缩模块部分与网络接口模块等六部分组成。

其组成与工作原理是摄像镜头收集所监控场景的光学图像，并将它们聚焦成像到CCD 或CMOS 成像器件的感光面上，其转换输出的视频电信号经A/D 变换与去除噪声、图像增强等预处理后，再送入嵌入智能软件算法的模块中。

从StratixIII及CycloneIV开发板谈FPGA配置
最近为了给几个新同学介绍实验室所使用的两个开发板StratixIII 开发板和DEII-CycloneIV 实验箱，所以整理了下关于两个板子FPGA 的配置过程，从中自己也获益很多。

两款芯片的配置方式算是代表了如今Altera 主流的方式吧。

首先介绍下CycloneIV 实验箱。

实验箱提供了简单的配置流程，首先简单介绍下CycloneIV 的配置部分电路。

图中圈起部分及为FPGA 配置部分电路图解，其中重点是其使用的配置芯片为EPCS64，这也是最为常用的配置方式。

首先对FPGA 可以通过USB Blaster 然后以JTAG 模式进行下载，如下图：
图中有个拨码开关，其中有两个可选端，一个是RUN，一个是PROG，简单的理解就是运行和程序配置。

这里我比较认同RUN 的含义，老师们给我们讲
的时候都把将程序之间烧到FPGA 也称作配置。

但我个人觉得，运行这个词很贴切，就好像我们是把一个文件写入到FPGA 在其中运行一样。

这个过程很简单，每个工程编译完成后都会生成一个sof 文件，将它烧到FPGA 里面就行了。

可是这样的配置每次掉电后都需要重新烧写，所以这里就需要配置芯片EPCS64 来起作用了。

我们把程序烧写到它里面，每次上电后，就自动由它来对FPGA 进行配置，这样就不需要我们一次次的上电烧写了。

下面介绍下EPCS64 的烧写了。

手册中给出了它的AS 模式配置：。

在65nm Cyclone III FPGA中实现低功耗低功耗、低成本和高性能FPGA――CycloneIII系列，采用了TSMC的65nm工艺，含有5K至120K逻辑单元，288个DSP乘法器，存储器达到4Mb，比前一代产品逻辑单元成本降低20％，主要针对消费类、汽车、工业和无线通信等市场。

CycloneIII在单个器件中集成了SDR信号处理，静态功耗低于0.5W，可满足软件无线电的应用。

与前一代产品和竞争产品相比，CycloneIIIFPGA的低功耗、高密度和充足的DSP功能，使设计人员可以在无线应用中使用低成本系列产品，例如无线微基站的数字IF和基带功能等。

在视频系统I/O、视频压缩编码以及视频和图像处理应用中，客户能够以低于20美元的成本实现全H.264编码器，或低于5美元的成本实现高清晰缩放功能。

CycloneIII器件针对显示应用进行了优化，能够满足所有1080pHDTV性能需求。

采用专业显示I/O接口(mini-LVDS、低摆幅差分信号和点对点差分信号)来构建CycloneIII系列，与前一代产品相比，每个锁相环(PLL)有更多的输出，动态配置PLL支持可变刷新率。

客户可以针对多种显示尺寸和分辨率设计单一平台，成本只有4美元。

还可以结合现有的ASIc/ASSP器件来使用cycloneIII器件，以提高图像质量和功能。

工程师可以在QuartnsII设计软件7.0中开始CycloneIII 系列设计，该软件的订购版和免费的网络版支持所有的系列型号。

传统上，人们总是期望新一代FPGA具有更好的特性和性能。

然而，设计工程师必须将这些新特性和高性能集成在与上一代产品相同、甚至更小尺寸的芯片上，并要保持芯片功耗不变。

此外，某些应用还必须要满足一些特殊的功耗要求。

结果，功耗在设计工程师的FPGA选择标准中扮演了越来越重要的角色。

为了能够以最低的功耗来实现65nm工艺节点的低成本和高性能特性，Altera结合硅工艺优化和Quartus II PowerPlay 功耗分析及优化技术，生产了功耗非常低的65nm低成本FPGA――Cyclone III。

业界功耗最低的新型Spartan-3L FPGA系列
佚名
【期刊名称】《电子产品与技术》
【年(卷),期】2004(000)011
【摘要】赛灵思公司日前推出业界功耗最低的FPGA—Spartan-3LTM系列。

这个新系列将静态功耗降低了98％，可以实现更低成本的冷却系统、体积更小、封装外壳更便宜、系统可靠性更高。

Spartan-3L系列是赛灵思公司功率创新活动(XilinxPower Initiative)的关键组成部分，该活动的宗旨是使全公司都致力于提供能够满足用户迫切电源管理需求的解决方案。

【总页数】1页(P78)
【正文语种】中文
【中图分类】TN791
【相关文献】
1.赛普拉斯推出业界最低功耗的新型高速USB控制器系列 [J],
2.Acrel推出业界最低功耗的FPGA系列 [J],
3.Actel推出业界最低功耗的FPGA系列 [J],
4.美高森美发布业界最低功耗的成本优化FPGA产品系列 [J],
5.Actel推出业界最低功耗的FPGA系列是便携式产品应用的理想选择 [J],
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从StratixIII及CycloneIV开发板谈FPGA配置（2）上文中说到了CycloneIV 中的几种配置方式，JTAG 或者AS 模式配置EPCS64，其中我个人比较倾向于将上文提到的统称为串行配置模式，而EPCS 系列的配置芯片都是属于串行配置芯片。

而在本文中讲到StratixIII 的配置所使用的是FPP 模式快速被动并行模式。

配置芯片则不再是EPCS 系列了，而是一款CFI Flash。

在此插入一个小知识，Altera 的Cyclone 系列FPGA 只支持AS、PS、JTAG 这几种串行的配置方式，而更为高端的Stratix 系列则另外还能支持并行配置方式了。

下面我们详细讲讲它的配置过程。

首先，不管是给EPCS 也好，Flash 也好，都得先生成适用于它们的sof 文件。

这里和EPCS 不同的是，需要设定Flash 写入的开始地址，选择option，初始地址设置为0x3FE0000。

至于为什么要这样设置，可以查阅相关手册，在后文也会稍微解释这个问题，我们先重点了解配置过程。

有了配置文件，我们是否可以像AS 模式配置EPCS 那样直接配置Flash 呢？答案是否定的。

所以这里我们需要借助FPGA，就跟上文中提到的jic 模式一样，通过FPGA 来对Flash 进行读写。

上文中的jic 模式，是通过Quartus 提供jic 文件，它可以自动将这个过程整合在一起，将FPGA 设定为Flash Loader。

但在这里，Quartus 还没有做到如此完善，需要我们自己手动得将FPGA 设计成我们的Flash Loader。

虽然Quartus 没能把这个过程设置得像上文中的那么简单，但它给我们提供了一个IP 核可用于并行配置：。