毕业设计论文：PLL锁相环电路

锁相环PLL（PhaseLockedLoop）锁相环PLL目前我见到的所有芯片中都含有PLL模块，而且一直不知道如何利用PLL对晶振进行倍频的，这次利用维基百科好好的学习了下PLL 的原理。

1. 时钟与振荡电路在芯片中，最重要的就是时钟，时钟就像是心脏的脉冲，如果心脏停止了跳动，那人也就死亡了，对于芯片也一样。

了解了时钟的重要性，那时钟是怎么来的呢？时钟可以看成周期性的0与1信号变化，而这种周期性的变化可以看成振荡。

因此，振荡电路成为了时钟的来源。

振荡电路的形成可以分两类：1. 石英晶体的压电效应：电导致晶片的机械变形，而晶片两侧施加机械压力又会产生电，形成振荡。

它的谐振频率与晶片的切割方式、几何形状、尺寸有关，可以做得精确，因此其振荡电路可以获得很高的频率稳定度。

2. 电容Capacity的充电放电：能够存储电能，而充放电的电流方向是反的，形成振荡。

可通过电压等控制振荡电路的频率。

2. PLL与倍频由上面可以知道，晶振由于其频率的稳定性，一般作为系统的外部时钟源。

但是晶振的频率虽然稳定，但是频率无法做到很高（成本与工艺限制），因此芯片中高频时钟就需要一种叫做压控振荡器（Voltage Controlled Oscillator）的东西生成了（顾名思义，VCO 就是根据电压来调整输出频率的不同）。

可压控振荡器也有问题，其频率不够稳定，而且变化时很难快速稳定频率。

哇偶，看到这种现象是不是很熟悉？嘿嘿，这就是标准开环系统所出现的问题，解决办法就是接入反馈，使开环系统变成闭环系统，并且加入稳定的基准信号，与反馈比较，以便生成正确的控制。

PLL倍频电路因此，为了将频率锁定在一个固定的期望值，锁相环PLL出现了！一个锁相环PLL电路通常由以下模块组成：·鉴相鉴频器PFD（Phase Frequency Detector）：对输入的基准信号（来自频率稳定的晶振）和反馈回路的信号进行频率的比较，输出一个代表两者差异的信号·低通滤波器LPF（Low-Pass Filter）：将PFD中生成的差异信号的高频成分滤除，保留直流部分·压控振荡器VCO（Voltage Controlled Oscillator）：根据输入电压，输出对应频率的周期信号。

1摘 要随着通信及电子系统的飞速发展，促使集成锁相环和数字锁相环突飞猛进。

本次毕业设计的主要任务是，采用0.180.18μμm CMOS 工艺，设计实现一个基于改进的鉴频鉴相器，压控振荡器，环路滤波器的全集成的CMOS PLL 锁相环电路，设计重点为PLL 锁相环电路的版图设计，设计工具为Laker 。

本论文介绍了PLL 锁相环电路的基本原理以及其完整的版图设计结果。

本次设计表明，采用该方案实现的锁相环电路主要功能工作正常，初步达到设计要求。

求。

关键词：PLL 锁相环电路，鉴频鉴相器，压控振荡器，环路滤波器，版图设计，0.180.18μμm CMOS 工艺工艺AbstractWith the development of the communications and electronic systems, the technology of the integrated PLL and digital PLL develops rapidly.The main task of graduation is to design and realize a fully integrated CMOS PLL circuit which is based on an improved phase detector, VCO, loop filter using the 0.18μm CMOS technology 0.18μm CMOS technology. The design focus on the layout of the PLL circuit, and the . The design focus on the layout of the PLL circuit, and the design tools is the Laker.This paper introduces the basic principles of PLL phase locked loop circuit and its comprehensive layout results. This design shows that the program implemented by the main function of PLL circuit is working well, and it meets the design requirements.Key words:PLL phase locked loop circuits, popularly used phase detectors, discrimination, VCO loop filter, layout design, 0.18 μm CMOS process目 录 (11)摘 要.............................................................................................................................. (22)Abstract .......................................................................................................................... (44)第1章 绪论................................................................................................................ (44)1.1 锁相技术的发展.............................................................................................. (44)1.2 锁相环路的主要特性......................................................................................1.3 PLL锁相环的应用领域 (5)第2章 基于CMOS锁相环的电路设计 (7)2.1 锁相环的基本组成.......................................................................................... (77) (77)2.2 锁相环工作原理.............................................................................................. (88)2.3 鉴相器..............................................................................................................2.3.1 鉴频鉴相器（PFD） (9) (110)2.3.2 鉴频鉴相器设计.................................................................................. (110)2.4 环路滤波器....................................................................................................11 (11)2.5 压控振荡器....................................................................................................第3章 关于COMS锁相环的版图设计 (12) (112)3.1 电路设计........................................................................................................3.2 版图设计........................................................................................................ (112) (113)3.2.1 版图设计规则检查.............................................................................. (113)3.2.2 注意事项..............................................................................................3.3 锁相环的版图设计........................................................................................ (115) (117)第4章 结束语............................................................................................................ (118)参考文献...................................................................................................................... (119)致谢..............................................................................................................................第1章 绪论1.1锁相技术的发展 锁相技术起源于20世纪30年代，提出无线电调幅信号的锁相同步检波技术。

本实验要使用CMOS4046集成电路研究锁相环（PLL ）的工作原理。

电路包括两个不同的鉴相器和一个VCO 。

另外还有一个齐纳二极管参考电压源用在供电调节中，在解调器输出中有一个缓冲电路。

用户必须提供环路滤波器。

4046具有高输入阻抗和低输出阻抗，容易选择外围元件。

注意事项1. 本实验较为复杂，进入实验室之前，确认你已经弄懂了电路预计应该怎样工作。

对 某样东西还没有充分分析之前，不要去尝试制作它。

在开始实验之前要通读本文。

2. 在实验第一部分得到的数据要用来完成实验的其它任务。

所以要仔细对待这部分内容。

3. 小心操作4046芯片，CMOS 集成电路很容易损坏。

避免静电释放，使用10k Ω电阻 把信号发生器的输出耦合到PLL 。

在关掉4046供电电源之前先关闭信号发生器，或者从信号输入端给整个电路供电。

要避免将输出端对电源或对地短路，TTL 门电 路可以容忍这种误操作但CMOS 不能（要注意松散的导线）。

CMOS 输出也没有能力驱动电容负载。

VSS 应该接地，VDD 应该接5V ，引脚5应该接地（否则VCO 被禁止）。

1 VCO 工作原理阅读数据手册中的电路描述。

VCO 常数（0K 单位为弧度/秒-伏）是工作频率变化与输入电压（引脚9上）变化之比值。

测量出0K ，即，画出输出频率关于输入电压的曲线。

确认数据范围要覆盖5kHz 到50kHz 。

对于R1, R2 和C 的各种参数取值进行测量，确定0K 对于R1 ,R2 和C 是怎样的近似关系。

测量VCO 输出的上升和下降时间，研究电容性负载的影响。

2 无源环路滤波器无源环路滤波器位于鉴相器输出与VCO 输入之间。

此滤波器对鉴相器输出中的高次谐波进行衰减，并控制环路的强度。

通常用一个简单RC 滤波器就可以满足要求，这种设计能避免有源滤波器设计中固有的电平移动和输出限制的恼人问题。

但另外一方面，有源滤波器可以提供更优越的性能。

2.1 相位比较器首先来看一下4046的相位比较器II 的输出。

第1章绪论1.1 课题研究的目的意义本次进行研究的课题是全数字锁相环。

锁相环路是一种反馈电路，锁相环的英文全称是Phase-Locked Loop，简称PLL。

其作用是使得电路上的时钟和某一外部时钟的相位同步。

因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。

锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。

因此，对全数字锁相环的研究和应用得到了越来越多的关注。

传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。

对于高阶全数字锁相环，其数字滤波器常常采用基于DSP 的运算电路。

这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC（system on chip）的设计带来一定困难。

另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N 后M 序列滤波器等。

这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。

1.2 国内外研究现状1.2.1 锁相环技术的产生背景锁相环路诞生于20世纪30年代。

在40年代开始在电视接收技术中得到广泛应用。

此后空间技术的发展又极大的促进了锁相技术的发展，现已广泛应用于电子技术的各个领域。

随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM 立体声解码、彩色副载波同步、图象处理等各个方面得到了广泛的应用。

数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。

目录第1章绪论 (1)1.1锁相环（PLL）－全数字锁相环（ADPLL）的发展过程 (1)1.2锁相环（PLL） (1)1.2.1锁相环的发展及应用 (1)1.2.2锁相环的分类与特点 (2)1.2.3锁相环的优点 (3)1.3全数字锁相环的现状及发展 (3)1.4本论文的研究内容 (4)第2章全数字锁相环的开发系统 (5)2.1EDA技术简介 (5)2.1.1EDA的发展 (5)2.1.2EDA技术的主要内容 (5)2.1.3EDA技术的基本特征及特点 (5)2.1.4EDA设计工具 (6)2.2现场可编程门阵列（FPGA） (6)2.3硬件设计语言－VHDL (6)2.3.1VHDL语言简介 (6)2.3.2VHDL语言的特点 (7)2.4软件开发工具－MAX＋plus II (8)2.4.1MAX+PLUSⅡ概述 (8)2.4.2Max+plusⅡ功能简介 (9)2.4.3Max+plusⅡ设计流程 (12)2.5实验开发系统 (12)第3章设计总体规划 (14)3.1整体方案 (14)3.2关于全数字锁相环设计的几种方案 (14)3.3设计分工 (17)3.3.1模块划分 (17)第4章基于VHDL的全数字锁相环的设计 (19)4.1全数字锁相环的介绍 (19)4.2ADPLL结构及工作原理 (19)4.3全数字锁相环模块介绍 (20)4.4全数字锁相环的VHDL设计 (20)4.4.1全数字锁相环的基本结构框图 (20)4.4.2全数字锁相环各模块原理及子程序设计 (21)4.4.3总体模块、仿真及体统性能分析 (25)第5章结论与进一步研究的问题 (30)5.1主要结论-ADLL同步范围 (30)5.2进一步研究的问题 (31)5.2.1ADPLL的减小波纹技术 (31)5.2.2ADPLL的实际应用 (32)参考文献 (34)致谢 (35)附录A英文资料翻译 (36)附录B源程序代码 (52)第１章绪论1.1 锁相环（PLL）－全数字锁相环（ADPLL）的发展过程锁相环从30年代开始发展，1932年，De Bellescize实现了第一个PLL，这个法国工程师称该发明为“相关通信”（coherent conmmunication）。

带有PLL的频率锁定电路的设计电子与电气工程是一门涵盖了广泛领域的学科，其中包含了许多重要的电路设计和应用。

在这篇文章中，我们将讨论一种常见的电路设计——带有PLL（Phase-Locked Loop，锁相环）的频率锁定电路。

频率锁定电路是一种电路设计，可用于将输入信号的频率与参考信号的频率同步。

它在许多应用中都起到了关键作用，比如无线通信、音频处理和数字信号处理等领域。

PLL是频率锁定电路中的核心部分，它由相位比较器、低通滤波器、电压控制振荡器（VCO）和分频器组成。

相位比较器用于比较输入信号和参考信号的相位差，并输出一个误差信号。

低通滤波器用于滤除误差信号中的高频噪声，以得到一个平滑的控制信号。

VCO根据控制信号的大小来调整输出信号的频率，以使其与参考信号同步。

分频器将VCO的输出信号分频，以获得一个反馈信号，用于与输入信号进行相位比较。

在设计带有PLL的频率锁定电路时，首先需要确定所需的锁定范围和精度。

锁定范围是指VCO能够调整的频率范围，而精度则是指VCO能够实现的频率调整的精确度。

根据应用的要求，选择合适的VCO和分频器以及设计适当的相位比较器和低通滤波器。

在实际设计中，还需要考虑电路的稳定性和抗干扰能力。

稳定性是指电路在长时间运行中能够保持锁定状态的能力，而抗干扰能力是指电路在面对外部干扰时能够保持稳定的能力。

为了提高稳定性和抗干扰能力，可以采用合适的滤波器和噪声抑制技术，并进行合理的电路布局和接地设计。

此外，还需要考虑电路的功耗和尺寸。

在一些应用中，功耗和尺寸是非常重要的因素。

为了降低功耗，可以采用低功耗的电路设计和优化的算法。

为了减小尺寸，可以采用集成电路和微小封装。

最后，还需要进行电路的仿真和调试。

通过使用电路仿真软件，可以对电路进行性能分析和优化。

在实际调试中，可以通过逐步调整电路参数和观察输出信号的变化来实现电路的最佳性能。

总之，带有PLL的频率锁定电路是电子与电气工程中一种重要的电路设计。

摘要：锁相环（简称PLL）是一种反馈控制系统,也是闭环跟踪系统，其输出信号的频率跟踪输入信号的频率。

本课题主要研究的是有关锁相环电路仿真模型的研究方法，深入探讨了锁相环的组成和工作原理及在各种电路中的应用，通过研究仿真模型及对锁相环的特性的分析，使我进一步掌握了锁相环的原理及在实际工作中的应用。

对锁相环仿真，使用MATLAB来实现是方便快捷的。

本课题介绍了锁相环电路的分类、工作原理、应用现状；建立了仿真锁相环电路捕捉过程的MATLAB模型，并进行了仿真，比较了不同种类锁相环电路的捕捉时间；对锁相环电路各种性能指标如同步带、捕捉带进行了分析，比较了两种锁相环电路的性能；最后提出了锁相环电路的改进方法，并对改进后的环路进行了仿真分析。

关键词：锁相环；鉴相器；滤波器；振荡器；MATLAB仿真Research of phase-locked loop circuit simulation model AbstractThe phase-locked loop (i.e. PLL) is one kind of feedback control system, is also the closed loop tracking system, its output signal frequency track input signal frequency. What this topic main research is the related phase-locked loop circuit simulation model research technique, discussed the phase-locked loop each aspect and the phase-locked loop the composition and the principle of work in depth, By studying the simulation model and analysis of the characteristics of the PLL，I further understand that the principle of phase-locked loop and the application in practical work. For phase-locked loop simulation's realization, use MATLAB to realize is the convenience quickly. Analyzed various performance indicators such as timing belt and capturing belt of the PLL circuit, comparing the performance of two phase-locked loop circuit and proposed the improvement of phase-locked loop circuit, and simulation to the Improved loop circuit.Key words: PLL; phase; filters; oscillators; MATLAB simulation目录1引言............................................ 错误！未定义书签。

PLL(锁相环)电路原理及设计[收藏]PLL(锁相环)电路原理及设计在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。

无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。

但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。

如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。

此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。

一PLL(锁相环)电路的基本构成PLL(锁相环)电路的概要图1所示的为PLL(锁相环)电路的基本方块图。

此所使用的基准信号为稳定度很高的晶体振荡电路信号。

此一电路的中心为相位此较器。

相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。

如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。

(将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。

)利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。

PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。

由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。

只要是基准频率的整数倍，便可以得到各种频率的输出。

从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。

在此，假设基准振荡器的频率为fr，VCO的频率为fo。

在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。

此时的相位比较器的输出PD 会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。

相反地，如果frlt;fo时，会产生负脉波信号。

(此为利用脉波的边缘做二个信号的比较。

锁相环电路设计：让你的电路更稳定锁相环（PLL）电路是一种常用的控制电路，可以用来实现频率合成、时钟与信号恢复等功能。

在电子设备中，PLL电路的使用非常广泛，因为它能够使电路的频率更加精确、稳定，使电路的性能更优秀。

本文将介绍PLL电路的基本原理、设计方法和应用技巧。

一、PLL电路的基本原理PLL电路的基本构成包括：相锁环（Phase-Locked Loop，PLL）模块、反馈电路和指令电路。

根据反馈信号的不同，又可以将PLL电路分为：模拟PLL和数字PLL两类。

模拟PLL是指使用模拟电路实现的PLL电路，适用于处理频率较低、波形较简单的信号。

数字PLL是把PLL电路中的关键部分数字化，使用数字处理技术实现PLL电路，适用于对高速、复杂信号的处理。

PLL电路的基本原理是通过比较两个不同频率的信号，调节反馈电路的传递函数，使输出信号与参考信号保持同步，最终达到同步稳定的效果。

二、PLL电路的设计方法设计PLL电路时需要注意以下几点：1. 选择适合的锁相范围锁相范围一般是指锁相环能够自动跟踪的信号频率范围。

选择适合的锁相范围可以使PLL电路更加灵活、稳定。

2. 选择适合的环路带宽和相位裕度环路带宽是锁相环的工作频带范围，它决定了PLL电路的速度和稳定性。

相位裕度是指锁相环输出信号相位与参考信号相位的差值，它直接影响锁相环的稳定性。

选择适合的环路带宽和相位裕度可以使PLL电路更加稳定、可靠。

3. 选择合适的滤波器为了降低PLL电路输出信号中的噪声和抖动，需要在反馈电路中添加合适的滤波器。

选择合适的滤波器可以使PLL电路的性能更加优秀。

三、PLL电路的应用技巧1. 尽量避免信号功率幅度过大或过小PLL电路对信号功率幅度很敏感，过大或过小的信号功率都会对PLL电路的稳定性产生不良影响。

因此，在设计和应用时，应尽量避免信号功率偏离正常值。

2. 注意环路稳定性PLL电路不同于普通反馈电路，它需要有信号的引导才能正常工作。

锁相环电路设计与应用锁相环（Phase-Locked Loop，PLL）是一种常见的电路设计和应用，广泛应用于通信、计算机、音频、视频、测量等领域。

本文将介绍PLL的基本原理、电路设计以及应用。

一、PLL的基本原理PLL是一种反馈控制系统，通过比较两个输入信号的相位差，并根据差异信号来调整时钟信号的相位和频率，使得输出信号与输入信号同步，以稳定输出信号的相位和频率。

PLL通常由以下几个主要组成部分构成：1. 相频比较器（Phase/Frequency Detector，PFD）：将输入信号与反馈信号进行比较，产生差异信号。

2. 电压控制振荡器（Voltage-Controlled Oscillator，VCO）：根据差异信号调整输出信号的频率和相位。

3. 低通滤波器（Low-Pass Filter，LPF）：用于滤除VCO输出信号中的高频噪声。

4. 分频器（Divider）：将VCO输出信号进行频率分频。

PLL的工作原理如下：1.将输入信号与反馈信号经过PFD进行比较，得到差异信号。

差异信号表示输入信号与反馈信号之间的相位差和频率差。

2.差异信号经过低通滤波器进行滤波，得到一个DC信号，用于表示相位差和频率差。

3.DC信号经过增益放大后，作为控制信号输入到VCO中。

VCO输出的信号经过分频器进行频率分频，再与输入信号进行比较，形成反馈信号。

4.反馈信号经过低通滤波器进行滤波，形成新的输入信号，进一步调整VCO输出的相位和频率，使得输出信号与输入信号同步。

二、PLL的电路设计PLL的电路设计需要考虑以下几个方面：1.选择合适的PFD：根据输入信号的特点选择合适的PFD，常见的有异或门和锁相比较器等。

2.设计合适的滤波器：根据设计要求，设计合适的低通滤波器，用于滤除VCO输出信号中的高频噪声。

3.选择合适的VCO：根据设计要求选择合适的VCO，考虑信号频率范围、线性度、功耗等因素。

4.确定适当的分频比：根据设计要求确定适当的分频比，实现对输出信号频率的控制。

PLL锁相环设计及其应用研究PLL锁相环是一种非常重要的电路设计，它在许多电子设备中都得到了广泛的应用。

本文将对PLL锁相环的原理、设计以及应用进行详细的介绍和研究。

一、PLL锁相环的原理PLL锁相环的主要作用是分析并对比输入信号与参考信号的相位差，然后通过反馈控制调整输入信号的相位，以达到同步输出信号与参考信号的相位差为零的目的。

一般来说,PLL锁相环由三个主要部分组成，包括相位检测器、低通滤波器以及VCO。

其中，相位检测器负责检测输入信号与参考信号之间的相位差，低通滤波器对输出信号进行滤波，VCO负责产生与参考信号相同的频率。

当输入信号与参考信号之间的相位差不为零时，相位检测器中的控制电压会调整VCO的输出频率，使得输入与输出信号的相位差逐渐减小直至为零时，输出信号与参考信号完全同步。

二、PLL锁相环的设计PLL锁相环的设计需要综合考虑电路的稳定性、响应速度、抗噪声能力以及功耗等问题。

下面我们就来看一下PLL锁相环的设计步骤。

1. 确定PLL的工作频率范围要设计一个符合要求的PLL锁相环，在开始设计之前，我们需要先确定它的工作频率范围。

一般来说，这个范围是由输入信号的频率确定的。

如果输入信号频率在100MHz到500MHz之间，那么PLL锁相环的工作频率范围应该在500MHz到1GHz之间。

2. 选择PLL锁相环的类型根据不同的应用场景，需要选择不同类型的PLL锁相环。

常见的PLL锁相环有两种类型：整数-N锁相环和分数-N锁相环。

整数-N锁相环的主要特点是输出信号的频率为整数倍于参考信号的频率，通常用于数字信号处理和通信接口等领域；而分数-N锁相环的输出频率则可以为任意频率，适用于电源管理、音视频处理等方面。

3. 设计PLL锁相环中的建模电路在PLL锁相环的设计中，建模电路是非常重要的。

建模电路可以对相位检测器、低通滤波器以及VCO等电路模块进行有效的建模和设计。

其中，相位检测器的建模电路要保证它能够准确地检测出输入信号与参考信号之间的相位差；低通滤波器的建模电路则需要保证它能够有效地滤除高频噪声，提高锁相环电路整体的抗噪能力；最后的VCO建模电路则需要保证它产生稳定的输出频率，在进行频率调整时有一个很好的响应速度。

pll频率合成与锁相电路设计频率合成与锁相电路设计是电子工程中非常重要的主题。

频率合成是指通过组合不同频率的信号来生成新的频率信号的技术。

而锁相电路是一种控制系统，用于将一个振荡器的输出信号与另一个参考信号进行比较，并调整振荡器的频率，使其与参考信号同步。

下面我将从频率合成和锁相电路设计两个方面来详细解释。

首先，频率合成是通过将不同频率的信号进行合成来生成新的频率信号。

这可以通过数字信号处理技术或者模拟电路来实现。

在数字信号处理中，可以使用相位锁定环（PLL）来实现频率合成。

PLL是一种反馈系统，它通过比较输入信号和反馈信号的相位差来调整振荡器的频率，从而实现频率合成。

另一种常见的频率合成方法是使用分频器和相位加减器来实现频率倍增或者分频。

在模拟电路中，可以使用混频器和滤波器来实现频率合成。

其次，锁相电路是一种控制系统，用于将一个振荡器的输出信号与另一个参考信号进行比较，并调整振荡器的频率，使其与参考信号同步。

锁相电路通常包括相位比较器、环路滤波器、控制电压发生器和振荡器等组件。

相位比较器用于比较输入信号和参考信号的相位差，然后通过环路滤波器和控制电压发生器来调整振荡器的频率，使其与参考信号同步。

锁相电路在通信系统、雷达系统和惯性导航系统等领域有着广泛的应用。

在设计频率合成和锁相电路时，需要考虑许多因素，包括振荡器的稳定性、相位噪声、环路带宽、锁定时间等。

此外，还需要考虑电源噪声抑制、温度漂移补偿、环路稳定性分析等问题。

因此，频率合成和锁相电路的设计需要综合考虑电路设计、信号处理、控制系统等多个方面的知识。

总之，频率合成和锁相电路设计涉及到广泛的知识领域，包括信号处理、控制系统、电路设计等。

在实际应用中，需要根据具体的要求和限制来选择合适的设计方案，并进行系统级的分析和优化。

希望这个回答能够帮助你更好地理解频率合成和锁相电路设计。

锁相环（PLL）电路设计摘要：本次课程设计的锁相环电路其原理就是先把电网三相交流电压合成一相正弦波，合成后其频率还是不变（50Hz），然后把正弦波转变成方波，由此将信号送入锁相环集成器件CD4046（由鉴相器，环路滤波器，VCO组成），通过将输入信号与VCO输出信号或VCO输出经分频器的信号相位或频率的比较，控制两个信号使其保持同相位，从而实现对输入信号的同步跟踪。

关键字：锁相环，鉴相器，环路滤波器，集成运算电路，比较器Abstract:This curriculum designs phase-locked loop electric circuit its principle is synthesizes first the electrical network three-phase AC voltage a sine wave, after the synthesis its frequency invariable (50Hz), then transforms the sine wave the square-wave, from this sends in the signal phase-locked loop integration component CD4046 (by discriminator, ring circuit filter, VCO is composed), through the input signal and the VCO output signal either the VCO output after the frequency divider signal phase or the frequency comparison, will control two signals to cause its maintenance with the phase, thus will realize to the input signal lock following.Keyword:PLL, phase detector and loop filter, integrated computing circuits, Comparators目录1.前言(绪论) (3)2.总体方案设计 (4)3.单元模块设计 (5)3.1 集成运算加法器.......................................................................... 错误！未定义书签。

2.5G Hz PLL 锁定检测电路分析实现毕业论文目录摘要 (I)A BSTRACT (II)1引言 (1)22.5G H Z PLL锁定检测电路工作原理分析 (2)2.1锁相环结构简介 (2)2.2锁相环的作用简介 (2)2.3锁定检测 (3)32.5G H Z PLL锁定检测电路总体设计方案 (5)3.1概述 (5)3.2设计目标 (6)3.3顶层设计方案 (7)3.4验证与测试 (11)42.5G H Z PLL锁定检测电路反向提取分析 (12)4.1锁定检测电路外部引脚 (12)4.2锁定检测电路部结构 (13)4.3锁定检测电路的实现 (15)4.4反向提取的锁定检测电路图 (16)52.5GH Z PLL锁定检测电路SMIC0.18工艺下重新设计 (17)5.1反相器设计 (17)5.2D触发器设计 (18)5.3计数器设计 (18)5.4十八输入或非门设计 (19)5.5与非门设计 (20)5.6时钟设计 (21)5.7锁定检测电路设计小结 (21)62.5G H Z PLL锁定检测电路HSPICE下晶体管级仿真 (22)6.1触发器模块仿真测试 (22)6.2异或门仿真测试 (23)6.3十八输入或非门仿真测试 (24)6.4与非门仿真测试 (25)6.5锁定检测电路整体仿真测试 (26)72.5G H Z PLL锁定检测电路VERILOG HDL语言描述 (30)7.1基本模块的描述 (30)7.2锁定检测电路的整体描述 (32)8结论 (33)致谢 (84)参考文献 (84)附录：锁定检测电路的V ERILOG硬件语言描述 (84)摘要在集成电路设计中，需要使芯片上部时钟和外部时钟同步，希望在外部时钟输入的高频率下使用芯片的部时钟。

基于以上两点，锁相环常常用于产生芯片上的时钟。

但是随着处理器频率的提高，传统的数字锁相环已经不能满足要求。

在本文中，我们将展现一个新的锁相环锁定检测方法。

锁相环（PLL）电路设计摘要：本次课程设计的锁相环电路其原理就是先把电网三相交流电压合成一相正弦波，合成后其频率还是不变（50Hz），然后把正弦波转变成方波，由此将信号送入锁相环集成器件CD4046（由鉴相器，环路滤波器，VCO组成），通过将输入信号与VCO输出信号或VCO输出经分频器的信号相位或频率的比较，控制两个信号使其保持同相位，从而实现对输入信号的同步跟踪。

关键字：锁相环，鉴相器，环路滤波器，集成运算电路，比较器Abstract:This curriculum designs phase-locked loop electric circuit its principle is synthesizes first the electrical network three-phase AC voltage a sine wave, after the synthesis its frequency invariable (50Hz), then transforms the sine wave the square-wave, from this sends in the signal phase-locked loop integration component CD4046 (by discriminator, ring circuit filter, VCO is composed), through the input signal and the VCO output signal either the VCO output after the frequency divider signal phase or the frequency comparison, will control two signals to cause its maintenance with the phase, thus will realize to the input signal lock following.Keyword:PLL, phase detector and loop filter, integrated computing circuits, Comparators目录1.前言(绪论) (3)2.总体方案设计 (4)3.单元模块设计 (5)3.1 集成运算加法器.......................................................................... 错误！未定义书签。

1 引言随着通信技术、数字电视、航空航天和遥控技术的不断发展，对频率源的频率稳定度、频谱纯度、频率范围和输出频率数量的要求也越来越高。

为了提高频率的稳定度，经常采用晶体振荡器等方法来解决，但它很难产生多个频率信号。

而频率合成技术，可以通过对频率进行加、减、乘、除运算，从一个高稳定度和高准确度的标准信号源，产生大量具有同样高稳定度和高准确度的不同频率。

频率合成器是从一个参考频率中产生多种频率的器件。

基于频率合成器的这以一特点，利用锁相式频率合成技术，可以制作高稳定度、宽频带的正弦波信号发生器。

2 设计要求利用锁相环技术产生一个失真度小、频率从30MHz到100MHz的可调的正弦波信号。

根据频率的不同选择不同步进的标准频率。

当信号处于较低频率时，选择步进为1KHz的标准频率，此时它的最小误差不大于0.8%；当信号在较高的频率段时，选择以25 KHz为标准频率，它的最小误差不大于0. 5%。

3方案论证与比较3.1 压控振荡器方案论证与选择方案1：采用分立元件构成。

利用低噪声场效应管，用单个变容二极管直接接入振荡回路作为压控器件。

图3-1 压控振荡电路电路是电容三点式振荡器，如图3-1所示。

该方法实现简单，但是调试困难，而且输出频率不易灵活控制[1]。

方案2：采用压控振荡器和变容二极管，及一个LC谐振回路构成变容二极管压控振荡器。

只需要调节变容二极管两端的电压，便可改变压控振荡的输出频率。

由于采用了集成芯片，电路设计简单，系统可靠性高，并且利用锁相环频率合成技术可以使输出频率稳定度进一步提高。

综上所述，方案2具有更优良的物性和更简单的电路构成，所以使用方案2作为本次设计的方案。

3.2 频率合成器的设计方案论证与选择方案1:采用直接式频率合成器技术,将一个或几个晶体振荡器产生的标准频率通过谐波发生器产生一系列频率,然后再对这些频率进行倍频、分频或混频，获得大量的离散频率。

其组成框图如3-2所示。

直接式频率合成器频率稳定度高，频率转换时间短，频率间隔小。